专利名称：半导体电路的制作方法
技术领域：
本实用新型有关于一种半导体电路，特别有关于一种具有静电防护结构的半导体电路。
背景技术：
一个被连接至外接端口的半导体集成电路很容易受到外界环境中静电放电的伤害，静电放电通常是发生在当电荷快速地在集成电路的一个或数个接脚以及一外界物体间转移。随着集成电路的尺寸缩小，静电放电对电路造成伤害的机会也随之增加。静电放电防护电路可用来分散静电能以保护敏感的核心集成电路。
然而，目前的各种静电放电防护电路均不足以防护具有较小图案特征的高感度核心电路，因此需要一些额外的制程，而使成本效益降低。
实用新型内容本实用新型的目的在于提供一种半导体电路，特别有关于一种具有静电防护结构的半导体电路。
本实用新型主要提供一半导体电路，其包含有一半导体基材、一半导体元件具有一漏极区域设于半导体基材上，以及一相反型掺杂区域水平设置于漏极区域旁并与漏极区域相接，其中相反型掺杂区域具有与漏极相反的掺质类型，且其掺质浓度高于半导体基材，而相反型掺杂区域及漏极区域则用来形成一p-n接合区域。
本实用新型所述半导体电路，还包含有一导电插塞耦接于该漏极区域与一输出/入垫(input/output pad)之间。
本实用新型所述半导体电路，该半导体基材包含有选自硅、锗、钻石、碳化硅、砷化镓、磷化铟、砷化铟、锑化镓、锗化硅、铝铟砷化合物、铝镓砷化合物、镓铟砷化合物所构成族群的材料。
本实用新型所述半导体电路，该半导体基材包含有一埋藏层。
本实用新型所述半导体电路，该半导体基材包含有一外延硅层设于一锗层上。
本实用新型所述半导体电路，该半导体元件包含有一NMOS或一PMOS晶体管。
本实用新型所述半导体电路，该半导体元件为一输出/入电路的一部分。
本实用新型所述半导体电路，该半导体元件还包含一源极区域；以及一栅极设于该半导体基材上该源极区域与该漏极区域之间。
本实用新型所述半导体电路，该栅极包含有一栅极介电层以及一栅极电极。
本实用新型所述半导体电路，该栅极介电层包含有选自于由二氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料或上述材料组合所构成族群的材料。
本实用新型所述半导体电路，该高介电常数介电材料包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝(hafnium dioxide-alumina)合金或上述材料的组合。
本实用新型所述半导体电路，该栅极电极包含有至少一导电材料。
本实用新型所述半导体电路，该栅极电极至少包含有硅、锗及金属材料中的一种。
本实用新型所述半导体电路，该栅极电极包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝(hafnium dioxide-alumina)合金或上述材料的组合。
本实用新型所述半导体电路，该源极及该漏极区域包含有轻掺杂漏极(LDD)及重掺杂区域。
本实用新型所述半导体电路，该相反型掺杂区域与该轻掺杂区域是使用同类型的掺质。
本实用新型所述半导体电路，还包含有至少一额外的相反型掺杂区域水平设置于至少一额外的漏极区域旁。
本实用新型所述半导体电路，该漏极为n型，而该相反型掺杂区域为p型。
本实用新型所述半导体电路，该漏极为p型，而该相反型掺杂区域为n型。
本实用新型所述半导体电路，各该漏极区域耦接于一输出/入垫。
本实用新型的还提供了一种半导体电路，其包含有一具有隔离特征的半导体基材，以及多数个MOS晶体管形成于半导体基材上，各MOS晶体管具有一栅极位于一源极区域与一漏极区域之间，其中漏极区域水平邻接于一相反型掺杂区域，相反型掺杂区域的掺质类型与该漏极相反，其掺质浓度并高于半导体基材，相反型掺杂区域与该漏极间形成一p-n接合。
本实用新型的效果在于形成于相反型掺杂区与漏极之间的p-n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力；相反型掺杂区可由传统的布植制程所形成，且可与其它的p型掺杂区同时制作，因此，制作相反型掺杂区将不会需要额外的掩膜与布植步骤；由于相反型掺杂区域可于其它掺杂制程中同时制作，因此可降低制造成本。
图1a显示本实用新型第一实施例中一静电放电防护结构的示意图。
图1b显示第1a图中静电放电防护结构的俯视图。
图2显示本实用新型第二实施例中一静电放电防护结构的示意图。
图3显示本实用新型第三实施例中一静电放电防护结构的示意图。
图4显示本实用新型第四实施例中一静电放电防护结构的示意图。
图5显示制作一静电放电防护结构的流程图。
图6至图10显示根据图5中的方法来制作一静电放电防护结构的示意图。
图11显示本实用新型一实施例中一半导体基材上的集成电路的剖面示意图。
具体实施方式
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下请参考图1a及图1b，图1a显示本实用新型第一实施例中一静电放电防护结构100的示意图，图1b显示图1a中静电放电防护结构100的俯视图。如图1所示，静电放电防护结构100包含有一半导体基材110以及至少一n型金属氧化半导体场效晶体管(NMOSFET或NMOS)115形成于半导体基材110上，基材110可为一部分p型掺杂基材或一n型基材中的一p型井，隔离结构120设于半导体基材110上以将各NMOS晶体管115分隔。隔离结构120可由局部氧化(LOCOS)、浅沟隔离(STI)或是其它适当的方法所构成。静电放电防护结构100可再包含有p型掺杂区域130以收集基材偏压，各NMOS晶体管115可另包含有一源极区域(源极)140、一漏极区域(漏极)150以及一栅极堆栈(栅极)160设于源极区域140与漏极区域150之间，栅极堆栈(栅极)160另包含有一栅极介电层以及一栅极电极。此外，NMOS晶体管115包含有一相反型掺杂区域170水平邻接于漏极区域150以及漏极插塞180。当NMOS晶体管115作为一输出/入接口元件的一部分时，漏极150可再经由漏极插塞180耦接至一输出/入垫。
为了强化静电放电防护而言，NMOS晶体管115包含有p型掺杂区域(相反型掺杂)170水平邻接于漏极150。因此，在相反型掺杂区域170与漏极150之间将会形成一p-n接合，且相反型掺杂区域170具有较基材110高的掺质浓度，举例来说，相反型掺杂区域170处单位面积的掺质浓度大抵为1013cm-2而漏极区域150处单位面积的掺质浓度大抵为1015cm-2，相反型掺杂区域170的上表面大致与漏极150的上表面共平面，相较于漏极150与基材110间之p-n接合，形成于相反型掺杂170与漏极150间的p-n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力。
相反型掺杂区170可由一掺杂制程，例如传统的布植制程所形成，且可与其它的p型掺杂区同时制作，举例来说，NMOS晶体管115中的相反型掺杂区170可与源/漏极制程或是PMOS晶体管的轻掺杂漏极使用相同的一道离子布植制程同时制作，因此，制作相反型掺杂区170将不会需要额外的掩膜与布植步骤。
NMOS晶体管115包含有源极140与漏极150形成于半导体基材内，其中源极与漏极可直接形成于p型基材上、p型井结构中、硅锗层上或是碳硅层或是在一突起结构内。源/漏极可通过多道布植制程来形成复杂的掺杂分布而强化其电性表现，举例来说，源/漏极可包含有由轻剂量布植所形成的轻掺杂漏极(LDD)区域以及由重剂量布植所形成的源/漏极区域。NMOS晶体管115可具有鳍式场效晶体管(FinFET)结构、双栅极(double gate)结构或是多指状(multi-finger)结构。
请参考图2，图2显示本实用新型第二实施例中一静电放电防护结构200的示意图。如图2所示，静电放电防护结构200包含有一半导体基材210、正型金属氧化半导体场效晶体管(PMOSFET或PMOS)215形成于基材210上，以及一隔离结构220。静电放电防护结构200可进一步包含有一n型掺杂区230。各PMOS晶体管215包含有一源极区域(源极)240、一漏极区域(漏极)250以及一栅极堆栈(栅极)260设于源极区域240与漏极区域250之间，栅极堆栈(栅极)260另包含有一栅极介电层以及一栅极电极。此外，NMOS晶体管215包含有一相反型掺杂区域270，PMOS晶体管115亦可再包含有漏极插塞280。本实用新型的构造仍可包含有其它元件或堆栈结构，但为说明方便起见，在此不予赘述。
图2中的基材210可为一n型掺杂基材的一部分或是一p型基材上的一n型井。此外，PMOS晶体管215可由一p型井或双井(dual-well)结构来制造，直接制作于于半导体基材上或其内。在本实施例中，基材上具有隔离区域220来将PMOS晶体管215与其它元件隔离，隔离区域220可采用各种隔离技术，例如局部氧化法与浅沟隔离。基材可进一步包含有n型掺杂区230以收集基材偏压。
PMOS晶体管215可利用一输出/入接口电路来强化静电放电防护能力，PMOS晶体管215可具有鳍式场效晶体管结构以及浅沟道来强化载流子移动能力。
在PMOS晶体管215中，源极240、漏极250以及设于源极240与漏极250间的栅极堆栈260，具有与前述NMOS晶体管结构115大致相同的材质与结构，其差异仅在于其中的掺质种类相反。在一实施例中，是采用不同于NMOS晶体管115的金属硅化物，作为接触区域，以最佳化工作效能及元件表现。而在另一实施例中，当PMOS晶体管215作为一输出/入接口元件时，则可去除漏极区域的金属硅化物层，当PMOS晶体管215作为一输出/入接口元件的一部分时，漏极250可直接经由漏极插塞280连接至一输出/入垫。
此外，根据本实用新型，n型掺杂区(相反型掺杂区)270是水平邻接于PMOS晶体管215的漏极250，以在相反型掺杂区域270与漏极250之间形成一p-n接合，且相反型掺杂区域270具有较基材210高的掺质浓度。在另一实施例中，相反型掺杂区域270水平地位于二漏极区域之间，相反型掺杂区域270的上表面大抵与漏极的上表面共平面。相较于漏极250与基材210间的p-n接合，形成于相反型掺杂270与漏极250间的p-n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力。相反型掺杂区270可由一掺杂制程，例如传统的布植制程所形成，且可与其它的n型掺杂区同时制作，举例来说，PMOS晶体管215中的相反型掺杂区270可与源/漏极制程或是NMOS晶体管的轻掺杂漏极使用相同的一道离子布植制程同时制作，因此，制作相反型掺杂区270将不会需要额外的掩膜与布植步骤。
请参考图3，图3显示本实用新型第三实施例中一静电放电防护结构300的示意图。请参考图3，静电放电防护结构300包含有一半导体基材310、NMOS晶体管315形成于半导体基材310上，以及隔离结构320。静电放电防护结构300可再包含有p型掺杂区域330。NMOS晶体管315可另包含有一源极区域(源极)340、一漏极区域(漏极)350以及一栅极堆栈(栅极)360设于源极区域340与漏极区域350之间。此外，NMOS晶体管315包含有一相反型掺杂区域370，以及漏极插塞380。如同熟习该项技艺者所熟知的，本实用新型的构造仍可包含有其它元件或堆栈结构，但为说明方便起见，在此不予赘述。
静电放电防护结构300大致与图1中的静电放电防护结构100相同，但相反型掺杂区域370具有一多元件结构，多数个相反p型元件设置于n型掺杂漏极350内以形成p-n接合，其中相反型掺杂区域370具有较基材310高的掺质浓度。各相反p型掺杂元件是水平设置于二个n型掺杂漏极350之间，并与其相邻。在一实施例中，在二近似栅极堆栈360之间，二相反型掺杂区域370选择性地设置于三个n型掺杂漏极350之间(如图3所示)。此外，插塞特征是设置于各n型掺杂漏极特征之上，并连接到一输出/入垫。
请参考图4，图4显示本实用新型第四实施例中一静电放电防护结构400的示意图。如图4所示，静电放电防护结构400包含有一半导体基材410、多数个PMOS晶体管415设于半导体基材410上以及隔离结构420。静电放电防护结构400可再包含有n型掺杂区域430。PMOS晶体管415可另包含有一源极区域(源极)440、一漏极区域(漏极)450以及一栅极堆栈(栅极)460设于源极区域440与漏极区域450之间。此外，PMOS晶体管415包含有一相反型掺杂区域470，以及漏极插塞480。如同熟习该项技艺者所熟知的，本实用新型的构造仍可包含有其它元件或堆栈结构，但为说明方便起见，在此不予赘述。
静电放电防护结构400大致与图3中的静电放电防护结构300相同，但所有掺杂类型相反。其具有多数个相反n型掺杂元件设置于p型掺杂漏极450内以形成p-n接合，其中相反型掺杂区域470具有较基材410高的掺质浓度。各相反n型掺杂元件是水平设置于二个p型掺杂漏极450之间，并与其相邻。在一实施例中，在二近似栅极堆栈460之间，二相反型掺杂区域470选择性地设置于三个p型掺杂漏极450之间(如图4所示)。此外，插塞结构是设置于各p型掺杂漏极特征之上，并连接到一输出/入垫。
本实用新型揭露出一种新的集成电路结构，其中各漏极具有至少一相反型掺杂区域水平邻接于漏极，以形成一p-n接合来强化静电放电表现。而所使用的元件并不限于前述图1的NMOS晶体管、图2的PMOS晶体管、图3中具有多元件相反型掺杂区的NMOS晶体管，以及图4中具有多元件相反型掺杂区的PMOS晶体管，而可为其它元件，例如高压MOSFET、鳍状场效晶体管(FinFET)以及高分子场效晶体管。漏极可连接至一输出/入垫。由于相反型掺杂区域可于其它掺杂制程中同时制作，因此可降低制造成本。
图5显示根据本实用新型一实施例中方法500来制作一静电放电防护结构的流程图。图6至图10显示根据图5中的方法500来制作一静电放电防护结构的示意图。如图6所示，首先进行步骤510，提供一具有元件610与620的半导体基材，元件610可包含有p型掺杂井或p型基材以及一栅极堆栈630，而栅极堆栈630则包含有一栅极介电层以及一栅极电极。
栅极介电层可包含有一适合的介电材料，或可具有一多层结构而包含有多数种介电材料，并以具有相对高完整性与低漏电流者较佳，例如可包含有二氧化硅、氮化硅、氮氧化硅以及高介电常数(high k)材料。高介电常数材料则包含有氧化铪(hafniumoxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化铪-氧化铝(HfO2-Al2O3)合金或上述材料的组合。栅极介电层可由热氧化法、原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)制程所形成。在制作栅极介电层的过程中，尚可包含有额外的处理，例如对热氧化层进行氮气处理，或对包含有二氧化硅与高介电材料的栅极介电层堆栈进行回火处理。而栅极电极则包含有一导电材料，并同样可具有一多层结构。
栅极电极可含有硅、锗、其它导电材料或上述材料的组合，举例来说，导电材料可包含有已掺杂的多晶硅、多晶硅-锗、金属、金属硅化物、金属氮化物、金属氧化物、纳米碳管或上述材料的组合。而金属则包含有铜、钨、铝、铝合金、钯、钛、钽、镍、钴以及钼。金属硅化物包含有硅化铜、硅化钨、硅化铝、硅化钯、硅化钛、硅化钽、硅化镍、硅化钴以及硅化钼。栅极电极可由化学气相沉积、物理气相沉积、金属硅化制程、电镀或原子层沉积所形成。栅极电极可包含有两种不同构造，例如在PMOS与NMOS晶体管中分别具有不同的栅极电极高度，或是在PMOS与NMOS晶体管中分别具有不同的材料。
如图7所示，在步骤520中，将通过习知掺杂制程，如离子布植及扩散，来制作N型轻掺杂漏极(LDD)区域640，并形成元件610的源极及漏极。在相同的制程中，一相反型掺杂区670将同时形成于元件620内的LDD掺杂区640旁，LDD掺杂区640与相反型掺杂区670均可由离子布植制程所形成，而掺质可为磷离子，离子布植制程的参数，如剂量与布植能量可依制作技术与集成电路技术而定，举例来说，布植剂量可为1×1013至8×1014cm-2。
如图8所示，在步骤530中，将通过习知掺杂制程，如离子布植及扩散，来制作P型轻掺杂漏极(LDD)区域650，并形成元件620的源极及漏极。在相同的制程中，一相反型掺杂区660将同时形成于元件610内的LDD掺杂区650旁，LDD掺杂区650与相反型掺杂区660均可由离子布植制程所形成，而掺质可为硼离子，离子布植制程的参数，如剂量与布植能量可依制作技术与集成电路技术而定，举例来说，布植剂量可大抵为1×1013至8×1014cm-2。
如图9所示，在步骤540中，将于元件610与620两侧形成侧壁子680。侧壁子680是设于栅极堆栈630的两侧，且可包含有一介电材料，例如氮化硅、二氧化硅、碳化硅、氮氧化硅或上述材料的组合。侧壁子680可具有一多层结构，并可由沉积多层介电材料(如氮化硅、二氧化硅、碳化硅或氮氧化硅)后，再以进行非等向性回蚀刻制程所形成。
如图10所示，在步骤550中，将进行一高剂量与高布植能量的离子布植制程，而于源极与漏极深处部分形成一重掺杂区域，在进行多道不同的离子布植制程后，将可于元件610内形成N型重掺杂区域690以及于元件620内形成P型重掺杂区域695，举例来说，可通过一磷离子布植来形成N型重掺杂区域690，而通过一硼离子布植来形成P型重掺杂区域695，且二者的掺杂剂量均大抵为1015至1016cm-2。
方法500可另包含有一额外的制程来制作连接到栅极、源极及漏极的接触插塞，连接至漏极的接触插塞可再经由金属连线结构连接到输出/入垫。此外，方法500亦可再包含有其它步骤来形成一应力层，覆盖于元件610与620上，或形成多层的导通结构。
前述图5至图10所揭露的仅为本实用新型的一实施例，仍可通过其它类似的方法来形成图3与图4内的多元件相反型掺杂构造。在另一实施例中，相反型掺杂区域是通过一重掺杂制程来制作，并与一重掺杂区域一起形成。
图11显示本实用新型一实施例中一半导体基材上的集成电路900的剖面示意图。集成电路900包含有图1中的NMOS晶体管115，以及/或包含有图2的PMOS晶体管215。举例来说，集成电路900包含有多数个NMOS晶体管与PMOS晶体管910与920，类似于图1中的NMOS晶体管115及/或图2中的PMOS晶体管215，而元件910可用来作为集成电路的核心元件。
集成电路900另包含有连线结构930，经由介电层940延伸至多数个晶体管910及920中的一个。此外，晶体管920的漏极924可直接连接至一输出/入垫，连线结构930可包含有接触插塞/导孔932，以及导线934，以用来将MOS晶体管910及920中的一个连接至集成电路900上的其它元件或集成电路900外的元件。用来做连线结构的材料包括有铜、铝、铝合金、钨、纳米碳管、已掺杂的多晶硅、硅化钛、硅化钽、其它导电材料或上述材料的组合，而连线结构可通过物理气相沉积、化学气相沉积、电镀或原子层沉积以及其它制程(例如化学机械研磨制程)所形成。
介电层940可包含有二氧化硅、氟硅玻璃(FSG)、低介电常数(low-k)材料以及/或其它材料，而可由化学气相沉积、旋转涂布玻璃(SOG)、物理气相沉积、原子层沉积以及/或其它制程如化学机械研磨制程所形成。介电层940的厚度大抵为500nm至2000nm，虽然本实用新型的介电层940并不限于特定厚度。
根据本实用新型所揭露的内容，各晶体管920可另包含有一相反型掺杂区域922邻接于漏极924，以形成一p-n水平接合区，且相反型掺杂区922中的掺质浓度高于周围基材或井内的掺质浓度，晶体管920可为一NMOS晶体管或一PMOS晶体管，晶体管920可用来作为输出/入电路的一部分，以强化静电放电表现。
这里所述的NMOS晶体管可包含有鳍形场效晶体管结构，并具有伸长的沟道以强化载流子移动能力，并可通过P型井或双井(dual-well)结构来制作NMOS晶体管，或直接制作于一半导体基材内或上。而此处所指的半导体基材包含有基本型半导体(elementary semiconductor)，如晶型、多晶型或非晶型结构的硅或锗或钻石；化合型半导体(compound semiconductor)，如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟与锑化铟；合金型半导体(alloy semiconductor)，如锗硅化合物、磷砷镓化合物、砷镓铝化合物、砷铟镓化合物、磷铟镓化合物与磷砷铟镓化合物；或上述材料的组合。在本实用新型的一实施例中，合金型半导体可为具有浓度梯度的硅锗结构，亦即在不同位置上会有不同的硅与锗浓度比。在另一实施例中，半导体基材包含有一晶型硅层设于合金硅锗结构上，在另一实施例中，一应力层设于晶体管上，其中应力层可包含有含氮材料，如氮化硅及氮氧化硅。此外，半导体基材可为设于一绝缘体上的半导体，如硅覆绝缘(SOI)基材，或为一薄膜晶体管(TFT)，半导体基材并可具有一埋藏式氧化层(BOX)。在其它实施例中，半导体基才可具有一多层结构。
前述晶体管的栅极堆栈可具有一栅极介电层与一栅极电极。栅极介电层可为一适当的介电材料或为一多层结构而具有多数种介电材料，并以具有相对高完整性与低漏电流者较佳，例如可包含有二氧化硅、氮化硅、氮氧化硅以及高介电常数材料。高介电常数材料则包含有氧化铪、氧化锆、氧化铝、氧化铪-氧化铝合金或上述材料的组合。而栅极电极则包含有一含硅材料、含锗材料、含金属材料、其它导电材料或上述材料的组合，导电材料可包含有掺杂的多晶硅、多晶硅锗、金属、金属硅化物、金属氮化物、金属氧化物、金属氧化物、纳米碳管或上述材料的组合。而金属则包含有铜、钨、铝、铝合金、钯、钛、钽、镍、钴以及钼。金属硅化物包含有硅化铜、硅化钨、硅化铝、硅化钯、硅化钛、硅化钽、硅化镍、硅化钴以及硅化钼。栅极堆栈可再包含有一侧壁子构造，设于栅极介电层与栅极电极堆栈的两侧。侧壁子可包含有一介电材料，例如氮化硅、二氧化硅、碳化硅、氮氧化硅或上述材料的组合。所要再次强调的是上述列举的材料仅是用来说明本实用新型的各实施例，而非本实用新型的限制。
为方便说明起见，图1至图4中的部分元件组成与结构并未源泉显示。此外，本实用新型中的相反型掺杂区并不限于NMOS晶体管结构，而可用来形成其它场效晶体管，如高压晶体管。
以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100静电放电防护结构110半导体基材115NMOS晶体管120隔离结构130p型掺杂区140源极150漏极160栅极堆栈170相反型掺杂区180漏极插塞200静电放电防护结构210半导体基材215PMOS晶体管220隔离结构230n型掺杂区240源极250漏极260栅极堆栈270相反型掺杂区280漏极插塞300静电放电防护结构310半导体基材315NMOS晶体管320隔离结构
330p型掺杂区340源极350漏极360栅极堆栈370相反型掺杂区380漏极插塞400静电放电防护结构410半导体基材415PMOS晶体管420隔离结构430n型掺杂区440源极450漏极460栅极堆栈470相反型掺杂区480漏极插塞500方法610、620元件510、520、530、540、550步骤630栅极堆栈640N型LDD区域650P型LDD区域660、670相反型掺杂区680侧壁子690重掺杂区域900集成电路910MOS晶体管
920MOS晶体管922相反型掺杂区924源/漏极930连线结构932接触插塞/导孔934导线940介电层
权利要求1.一种半导体电路，其特征在于所述半导体电路包含有一半导体基材；一半导体元件具有一漏极区域设于该基材上；以及一相反型掺杂区域水平设置于该漏极区域旁并与该漏极区域相接，其中该相反型掺杂区域具有与该漏极相反的掺杂型态，且其掺质浓度高于该半导体基材，而该相反型掺杂区域及该漏极区域则用来形成一p-n接合区域。
2.如权利要求1所述半导体电路，其特征在于还包含有一导电插塞耦接于该漏极区域与一输出/入垫之间。
3.如权利要求1所述半导体电路，其特征在于该半导体基材包含有选自硅、锗、钻石、碳化硅、砷化镓、磷化铟、砷化铟、锑化镓、锗化硅、铝铟砷化合物、铝镓砷化合物、镓铟砷化合物所构成族群的材料。
4.如权利要求1所述半导体电路，其特征在于该半导体基材包含有一埋藏层。
5.如权利要求1所述半导体电路，其特征在于该半导体基材包含有一外延硅层设于一锗层上。
6.如权利要求1所述半导体电路，其特征在于该半导体元件包含有一n型或一p型金属氧化半导体晶体管。
7.如权利要求1所述半导体电路，其特征在于该半导体元件为一输出/入电路的一部分。
8.如权利要求1所述半导体电路，其特征在于该半导体元件还包含一源极区域；以及一栅极设于该半导体基材上该源极区域与该漏极区域之间。
9.如权利要求8所述半导体电路，其特征在于该栅极包含有一栅极介电层以及一栅极电极。
10.如权利要求9所述半导体电路，其特征在于该栅极介电层包含有选自于由二氧化硅、氮化硅、氮氧化硅、高介电常数介电材料或上述材料组合所构成族群的材料。
11.如权利要求10所述半导体电路，其特征在于该高介电常数介电材料包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝合金或上述材料的组合。
12.如权利要求9所述半导体电路，其特征在于该栅极电极包含有至少一导电材料。
13.如权利要求9所述半导体电路，其特征在于该栅极电极至少包含有硅、锗及金属材料中的一种。
14.如权利要求9所述半导体电路，其特征在于该栅极电极包含有氧化铪、氧化锆、氧化铝、二氧化锆-铝合金或上述材料的组合。
15.如权利要求8所述半导体电路，其特征在于该源极及该漏极区域包含有轻掺杂漏极及重掺杂区域。
16.如权利要求15所述半导体电路，其特征在于该相反型掺杂区域与该轻掺杂区域是使用同类型的掺质。
17.如权利要求8所述半导体电路，其特征在于还包含有至少一额外的相反型掺杂区域水平设置于至少一额外的漏极区域旁。
18.如权利要求17所述半导体电路，其特征在于该漏极为n型，而该相反型掺杂区域为p型。
19.如权利要求17所述半导体电路，其特征在于该漏极为p型，而该相反型掺杂区域为n型。
20.如权利要求17所述半导体电路，其特征在于各该漏极区域耦接于一输出/入垫。
专利摘要本实用新型提供一种半导体电路，其包含有一半导体基材、一半导体元件具有一漏极区域设于半导体基材上，以及一相反型掺杂区域水平设置于漏极区域旁并与漏极区域相接，其中相反型掺杂区域具有与漏极相反的掺质类型，且其掺质浓度高于半导体基材，而相反型掺杂区域及漏极区域则用来形成一p－n接合区域。形成于相反型掺杂区与漏极之间的p－n接合则可提供一较低的崩溃电压，因此可强化静电放电防护能力；相反型掺杂区可由传统的布植制程所形成，且可与其它的p型掺杂区同时制作，因此，制作相反型掺杂区将不会需要额外的掩膜与布植步骤；由于相反型掺杂区域可于其它掺杂制程中同时制作，因此可降低制造成本。
文档编号H01L27/02GK2775842SQ20042012027
公开日2006年4月26日 申请日期2004年12月22日 优先权日2004年4月28日
发明者黄绍璋 申请人:台湾积体电路制造股份有限公司