专利名称：集成电路晶体管的制作方法
技术领域：
本实用新型是有关于一种金属氧化物半导体(MOS)元件，且特别有关于一种具有补偿间隙壁(offset spacer)的MOS元件，以改善深次微米制程。
背景技术：
超大规模集成电路(VLSI)发展的趋势就是使用更大的硅晶片且具有更小的线宽，以使更多功能可被整合到一固定大小的集成电路中。为增进电流效果而持续设计的半导体元件如金属氧化物半导体场效晶体管(MOSFETs)具有更小的物理空间、消耗更少的能量且可在更低的电压下以更快的开关速度操作，且MOS元件的微型化会使源极与漏极端彼此更加靠近，当沟道长度缩短时，就会增加位于源极/漏极端中的耗尽区与沟道的重叠，而沟道长度的缩短常会伴随着热电子效应，且此效应会影响MOS元件的操作速度；为解决这些问题，新的CMOS制程常会在沟道区与每个源极/漏极区间增加一轻掺杂漏极(LDD)区，以降低热电子效应，特别当此元件为NMOS元件时更为需要，然而，高浓度的LDD端在经退火与热处理后常会与栅极导体层产生大重叠，当将合适的偏压施加至MOSFET结构时，存在于栅极导体层与LDD区间的重叠电容会使得元件产生不正常的偏压与使AC效能减退。
而形成于栅极导体层侧壁的补偿间隙壁就是用来减低栅极导体层与LDD区间的重叠电容，以在MOSFET结构中增快操作速度以及降低栅极漏电与增进漏极引发的能障下降(Drain-Induced Barrier Lowering，简称DIBL)效应；补偿间隙壁的厚度可以沟道长度为准来作调整，以改善穿透电压(punch-through)幅度。在美国专利第5,981,325号中，已揭示在沟道长度调整程序中使用补偿间隙壁的方式；在美国专利第6,187,645号中，已描述一种利用补偿间隙壁以预防在MOS元件中形成栅极对漏极电阻的方法。
图1A～1C为一系列剖面图，用以说明一般在MOS晶体管中在栅极导体层侧壁形成补偿间隙壁的方法，在图1A中，半导体硅基底10上具有栅极氧化层12与栅极导体层14，且此栅极导体层14位于栅极氧化层12上且已经图案化。再利用化学气相沉积(CVD)制程先形成厚度为20～40埃的氧化硅层16，再顺应式沉积厚度为100～150埃的氮化硅层18于氧化硅层16上。
在图1B中，利用干蚀刻制程将部分氮化硅层18与氧化硅层16移除，以留下位于栅极导体层14侧壁的氮化硅层18”与氧化硅层16”，此沿着栅极导体层14侧壁的氮化硅层18”为随后LDD离子布植制程的补偿间隙壁，而氧化硅层16”为降低氮化硅补偿间隙壁18”应力的缓冲层，然后以氮化硅补偿间隙壁18”为一掩膜，执行对基底10的离子布植制程22，以在邻近氮化硅补偿间隙壁18”的外侧壁侧向地形成LDD区24。在图1C中，主要间隙壁结构30是借由介电质沉积与干蚀刻制程形成于氮化硅补偿间隙壁18”的外侧壁，此主要间隙壁结构30包括氧化硅层26与氮化硅层28，最后，以主要间隙壁结构30为掩膜，进行离子布植制程32，以将离子植入基底10中，以在邻近主要间隙壁结构30的外侧壁侧向地形成源极/漏极区34。
上述补偿间隙壁的形成传统上包括沉积与干蚀刻制程，这些制程稳定性差且高成本又复杂；且当元件尺寸减少至小于0.13微米时，沉积与蚀刻制程的制程适用范围(process window)就会变得更小，且尺寸的变动很容易影响到关键尺寸(criticaldimension，简称CD)与MOSFET元件的电性效能；且补偿间隙壁的形成的干蚀刻制程后，所进行的湿化学浸没(如在Caro酸中)以剥除氧化物制程会使硅基底表面被破坏且造成硅的损失，且这情况会在之后的LDD布植湿清洁执行后更加严重；此外，在离子布植制程22后的活化LDD区24掺杂质的高温退火步骤会有掺杂质控制与掺杂质污染的问题需要加以克服。
有鉴于此，业界亟需提出一种元件与制造方法来解决上述问题。
实用新型内容本实用新型的目的之一就是提供一种补偿间隙壁，以降低栅极结构与LDD区间的重迭电容。
本实用新型的另一目的就是提供一种补偿间隙壁制程，以预防半导体基底的硅损失与表面损伤。
本实用新型的另一目的就是提供一种致密化氧化层，以作为MOS晶体管中的补偿间隙壁层。
为达上述目的，本实用新型提供一种集成电路晶体管，包括半导体基底具有栅极结构；至少介电层于半导体基底上，其中介电层包括至少第一部分沿着栅极结构的侧壁；第一掺杂区位于半导体基底中，且侧向邻接于介电层的第一部分；侧壁间隙壁是沿着栅极结构的侧壁而形成于介电层上；以及第二掺杂区形成于半导体基底中，且侧向邻接至侧壁间隙壁；其中，介电层是为致密性材料层，其蚀刻率在100∶1的氢氟酸(HF)溶液中小于每分钟200埃。
本实用新型所述的集成电路晶体管，该介电层包括至少一第二部分覆盖该第一掺杂区。
本实用新型所述的集成电路晶体管，该介电层为一L型间隙壁从该栅极结构的该侧壁延伸至该第一掺杂区。
本实用新型所述的集成电路晶体管，该介电层的厚度为10～350埃。
本实用新型所述的集成电路晶体管，该介电层为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合。
本实用新型所述的集成电路晶体管，该介电层为四乙氧基硅烷氧化物层。
本实用新型所述的集成电路晶体管，该侧壁间隙壁为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合。
本实用新型是借由第一介电层的全面性沉积以形成补偿间隙壁，且此沉积无需使用先前LDD离子布植制程所用的额外的光微影与干蚀刻制程。
本实用新型所述位于LDD区上的第一介电层的第二部分，用以在离子布植制程中防止硅的损失与掺杂质的污染。
图1A～1C为一系列剖面图，用以说明已有形成具有补偿间隙壁结构的MOS晶体管的方法；图2A～2E为一系列剖面图，用以说明本实用新型形成具有补偿间隙壁结构的MOS晶体管的方法；图3本实用新型的一实施例的流程图。
具体实施方式
为使本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下在此的实施例将针对半导体制造(如在IC制造中的晶片制造)作说明，在此揭露的内容中，“半导体基底”一词定义为任何包括半导体的材料，包括(但不限于)块状半导体材料如半导体晶片与半导体材料层；且“基底”一词指任何支撑材，包括(非限定于)上述的半导体基底。
图2A～2E为一系列剖面图，用以说明本实用新型一较佳实施例的方法。在图2A中，首先提供一制造MOS晶体管的半导体基底40，此基底40可为一具有或不具外延层的硅基底，此外，基底40可为包括一埋入式绝缘层的绝缘体覆硅基底，基底40的类型是根据所使用的制程来选择。MOS晶体管所具的n型或p型井区也定义于基底40中。借由热成长或沉积技术将栅极介电层42形成在基底40上，且此介电材料可为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合，栅极介电层42的厚度是根据元件技术需求而定，如在0.18μm技术中，栅极氧化物传统上的厚度为20±1.5埃，在一实施例中，栅极介电层42的厚度为10～350埃。借由使用多晶硅、金属或任何适当的导体材料在栅极介电层42上形成栅极导体层44，“栅极结构”一词指的是一堆栈式结构，包括(但不限定于)栅极导体层44与被栅极导体层44所覆盖的栅极介电层42，未被栅极导体层44所覆盖的栅极介电层42可从半导体基底40上选择性地被移除。
借由全面性沉积将第一介电层46顺应式地形成于栅极导体层44与栅极介电层42上，在本实用新型的一实施例中，第一介电层46可为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合，此层在随后的制程中具有与补偿间隙壁相同的功能，且此全面性沉积可利用热氧化、低压化学气相沉积(LPCVD)、常压化学气相沉积(APCVD)、等离子增进式化学气相沉积(PECVD)或未来所发展的沉积制程，例如，利用具有四乙氧基硅烷(tetraethoxy silane，简称TEOS)与O3在550～750℃间的LPCVD或PECVD制程来形成TEOS氧化物膜，以作为第一介电层46，此第一介电层46的厚度约为10～350埃，例如，第一介电层46的厚度约为150埃以下。
第一介电层46的第一部分46a，如一垂直部分，覆盖栅极导体层44的侧壁，以作为随后的LDD离子植入制程的补偿间隙壁46a；第一介电层46的第二部分46b，如一水平部分，覆盖沿着半导体基底40表面的栅极介电层42，以作为随后制程的外扩散停止层、蚀刻停止层与应力释放层，这些将会在之后再作详细讨论。本实用新型的特征之一就是全面性沉积的第一介电层46，此第一介电层46覆盖基底40与栅极导体层44的侧壁以及上方，借此可减少已知补偿间隙壁制程包括光微影、非等向性蚀刻与湿清洁步骤所需的额外的步骤与成本。
在图2B中，利用具有多种掺杂质的LDD离子布植制程48在半导体基底40中形成LDD区50，此LDD区50的边缘大体上与补偿间隙壁46a的外侧壁对齐。在PMOS晶体管中，LDD离子布植制程48可利用p型掺杂质如B与BF2；在NMOS晶体管中，LDD离子布植制程48可利用n型掺杂质如As、Sb与P。其它掺杂质如用以形成袋状区的掺杂质也可在此时使用。LDD离子布植制程48的能量约为1～100KeV、掺杂量约为每平方公分1×1013～1×1015个原子。接下来，LDD退火制程如高温热处理(如快速热退火(RTA)制程)可活化植入的掺杂质且降低在LDD区50中的硼扩散。
在LDD离子布植制程48中，位于LDD区50上的第一介电层46的第二部分46b可保护半导体基底40的表面免于被破坏。在LDD退火制程中，第二部分46b可为一外扩散停止层，以防止掺杂污染且改善掺杂控制，以增加LDD区50的电阻可靠度。此外，由于在LDD退火制程中提供了一额外的热循环，可使第一介电层46变得更加致密化，所以可使用传统上在半导体工业中所使用的许多低蚀刻率的湿蚀刻剂，如以F为主的湿蚀刻剂如HF，例如，利用含100∶1的HF溶液对氧化物作蚀刻，致密化氧化物膜的蚀刻率小于每分钟200埃，而一般TEOS氧化物膜的蚀刻率约为每分钟300埃，第一介电层46的致密化特征可加强MOS晶体管的侧壁间隙壁结构，以改善其可靠度。
在形成LDD区50后，接下来形成、主要侧壁间隙壁与源极/漏极区，如图2C～2E所示。请参阅图2C，首先将第二介电层52沉积于第一介电层46上，第二介电层52可包括如一氮化硅层、一氧化硅层、一氮氧化硅层、氧化硅与氮化硅的交替层或上述的组合，且可借由CVD制程形成。在图2D中，第二介电层52部分区域被蚀刻去除且停止在第一介电层46的第二部分46b上，以沿着栅极导体层44的侧壁形成主要侧壁间隙壁52a，其中位于栅极导体层44上方的第一介电层46也在此步骤中被移除；利用先进的微影与遮蔽技术以及干蚀刻制程，如反应离子蚀刻(reactiveion etching，简称RIE)与其它等离子蚀刻制程，使得主要侧壁间隙壁52a得以形成，例如，利用CHF3为氧化硅的蚀刻剂或利用Cl2为氮化硅的蚀刻剂的RIE程序可用来形成主要侧壁间隙壁52a。本实用新型的特征之一就是具有致密特性的第二部分46b为一蚀刻停止层，以增加干蚀刻制程适用范围(processwindow)。
在图2E中，根据制程所需与产品设计规格，将第二部分46b所露出的区域以及超过主要侧壁间隙壁52a的栅极介电层42以一湿式蚀刻制程移除，例如，利用具有湿化学浸没(如在Caro酸中)的氧化物剥除制程以移除氧化物介电区，第一介电层46所遗留的部分就形成一L形的间隙壁，此间隙壁从栅极导体层44的侧壁延伸到LDD区50。本实用新型的特征之一就是具有致密特性的第二部分46b可进一步增加湿蚀刻制程适用范围(processwindow)。
接下来，以主要侧壁间隙壁52a为掩膜进行源极/漏极离子布植制程54，以植入各式掺杂质至半导体基底40中，形成源极/漏极区56，此源极/漏极区56的边缘大体上与主要侧壁间隙壁52a的外侧壁对齐。在PMOS晶体管中，源极/漏极离子布植制程54可利用p型掺杂质如B与BF2；在NMOS晶体管中，源极/漏极离子布植制程54可利用n型掺杂质如As、Sb与P。源极/漏极离子布植制程54的能量约为1～100KeV、掺杂量约为每平方公分5×1013～1×1016个原子。然后可执行高温退火处理以活化在源极/漏极区56中的植入的掺杂质。
因此，上述已揭示了一种在MOS晶体管中沿着栅极结构相对侧壁的侧壁间隙壁结构的制造方法，此方法可降低栅极导体层44与每个LDD区50间的重叠电容、增加操作速度10％以上、且大幅地改善栅极漏电与DIBL效率。第一介电层46的第一部分46a的形成无一般间隙壁层所需的额外步骤，包括光微影与非等向性干蚀刻制程，这可简化MOS晶体管制造程序且降低制程成本；此外，常伴随着干蚀刻制程的湿化学浸没氧化物剥除制程可在补偿间隙壁46a的形成中被排除，以减少半导体基底40的硅损失与表面破坏等问题；再者，留在LDD区50上的第一介电层46的第二部分46b可保护半导体基底40的表面免于被破坏，且可改善掺杂控制与预防掺杂污染；此外，因为在LDD退火制程中具有一额外的热循环，所以使第一介电层46变得致密化，以增进干蚀刻与湿蚀刻制程的制程适用范围(process window)。
图3为本实用新型的制程流程图。在制程301中，提供具有栅极结构的半导体基底；在制程303中，在半导体基底上形成一全面性沉积的介电层，此介电层的第一部分覆盖栅极结构的侧壁，以作为一用于之后LDD制程的补偿间隙壁，而介电层的第二部分覆盖基底表面，以作为随后制程的外扩散停止层、蚀刻停止层与应力释放层；在制程305中，执行一LDD离子布植制程，以将掺杂质植入半导体基底中，以形成LDD区，此LDD区大体上与补偿间隙壁层的第一部分边缘对齐；在制程307中，沿着栅极结构侧壁借由沉积、光微影与干蚀刻制程在介电层上形成主要侧壁间隙壁；在制程309中，借由源极/漏极离子布植制程将掺杂质植入半导体基底中，以形成源极/漏极区，此源极/漏极区大体上与主要侧壁间隙壁的外侧壁对齐。
以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下10、40～基底12～栅极氧化层14、44～栅极导体层16、16”～氧化硅层18、26～氮化硅层18”～氮化硅补偿间隙壁22、32～离子布植制程24～LDD区30～主要间隙壁结构34～源极/漏极区42～栅极介电层46～第一介电层46a～补偿间隙壁48～LDD离子布植制程
50～LDD区52～第二介电层52a～主要侧壁间隙壁54～源极/漏极离子布植制程56～源极/漏极区
权利要求1.一种集成电路晶体管，其特征在于所述集成电路晶体管包括一半导体基底具有一栅极结构；至少一介电层位于该半导体基底上，其中该介电层包括至少一第一部分沿着该栅极结构的侧壁；一第一掺杂区位于该半导体基底中，且侧向邻接于该介电层的该第一部分；一侧壁间隙壁是沿着该栅极结构的侧壁而形成于该介电层上；以及一第二掺杂区形成于该半导体基底中，且侧向邻接至该侧壁间隙壁；其中，该介电层为一致密化材料层，其蚀刻率在100∶1的氢氟酸溶液中小于每分钟200埃。
2.根据权利要求1所述的集成电路晶体管，其特征在于该介电层包括至少一第二部分覆盖该第一掺杂区。
3.根据权利要求1所述的集成电路晶体管，其特征在于该介电层为一L型间隙壁从该栅极结构的该侧壁延伸至该第一掺杂区。
4.根据权利要求1所述的集成电路晶体管，其特征在于该介电层的厚度为10～350埃。
5.根据权利要求1所述的集成电路晶体管，其特征在于该介电层为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合。
6.根据权利要求1所述的集成电路晶体管，其特征在于该介电层为四乙氧基硅烷氧化物层。
7.根据权利要求1所述的集成电路晶体管，其特征在于该侧壁间隙壁为氧化硅、氮氧化硅、氧化硅与氮化硅的交替层或上述的组合。
专利摘要本实用新型涉及一种集成电路晶体管，用于LDD离子布植制程的补偿间隙壁，此补偿间隙壁是不借由光微影与干蚀刻制程的全面性沉积所形成，此位于LDD区上的补偿间隙壁在一离子布植制程中可防止基底损失硅与防止掺杂质的污染，且具有致密化的特性以改善元件可靠度。
文档编号H01L27/105GK2777758SQ20042012027
公开日2006年5月3日 申请日期2004年12月22日 优先权日2004年4月9日
发明者高荣辉, 曹昌胜, 陈燕铭, 吴林峻 申请人:台湾积体电路制造股份有限公司