专利名称：运用薄介电质单位电容器的电路的制作方法
技术领域：
本发明是有关于一种集成电路的电容器，特别是有关于一种集成电路，其具有高单位电容值(high unit capacitance)的堆叠薄介电质去耦电容器(stacking thin dielectric decouplingcapacitor)。
背景技术：
在一般的半导体晶片结构中，集成电路(integrated circuit；以下简称IC)内的逻辑元件(logic gates)是耦接电源线和接地线。当电源供应器提供电源予IC时，电流会经过电源线、逻辑元件、流向接地线。当逻辑元件切换时，该电流会在一很小的周期时间内有巨大的改变。而去耦电容器可用来承受上述电流改变所形成的干扰，并且将电源供给与接地之间的电压维持在一固定值。好的去耦电容器具有低漏电流及短的时间常数，并且在单位面积下，具有高电容值。一般已知应用于IC内的去耦电容可分为，指间式边缘金属电容器(inter-digital fringing metal capacitor)或是指间式边缘多晶电容器(inter-digital fringing poly capacitor)、区域金绝金(area metal isolator metal；MIM)电容器、区域多晶绝多晶(area poly isolator poly；PIP)电容器、以及薄介电质(thindielectric)电容器。
图1a显示指间式边缘电容器的上视图。指间式边缘电容器是形成于相同的金属层，并具有许多指状电极(finger electrodes)。指间式边缘电容器的电容值是由电极间的距离及密度所决定。指间式边缘电容器具有很小的时间常数。然而，金属与金属间的最小距离是被限制的，故其单位电容值很小。一般的指间式边缘电容器是由金属或是多晶(poly)所制成。
图1b显示区域金绝金电容器的剖面图。区域金绝金电容器包含两个传导金属层以及一介电质(绝缘层)。其电容值是由两个传导金属层之间的距离所决定。区域金绝金电容器具有短的时间常数，并且在单位面积下，具有高电容值。但是在制造过程中，需额外增加光罩步骤，增加了制程的复杂性。同样地，区域多晶绝多晶电容器就是区域金绝金电容器的变形。
图1c显示薄介电质电容器的剖面图。在去耦电容器中，薄介电质电容器在单位面积下，具有最大的电容值。但是在高速切换之下，薄介电质电容器具有很长的时间常数。除此之外，薄介电质电容器的栅极氧化层会被持续地提供偏压。当栅极氧化层的厚度小于50，这会使得氧化层发生可靠度问题。在今日的制造技术，氧化层的厚度愈来愈薄，使得应力(stress)损害以及高漏电流的问题愈来愈严重。而且当薄介电质电容器接近输入/输出接垫时，则静电放电(electrostatic discharge；ESD)现象更可能造成氧化层的崩溃。
发明内容
本发明提供的电路具有新的薄介电质电容器，其堆叠多个薄介电质电容器。本发明提供高单位电容值、低栅极漏电流以及可调整的时间常数，用以达到栅极氧化层的高可靠度。
在本发明所述电路中，包括一个或一个以上电路模块，以及一个或一个以上的去耦模块。去耦模块耦接电路模块，其中，每一去耦模块具有一个或一个以上的去耦薄介电质单位电容器，而每一去耦薄介电质单位电容器包括，第一节点、第二节点、以及二个或二个以上的薄介电质电容器。第一节点耦接电路模块的第一电路连接点。第二节点，耦接电路模块的第二电路连接点。薄介电质电容器以串联方式连接于第一及第二节点之间；其中，有至少一薄介电质电容器的一栅极介电质的厚度小于50。
本发明所述的电路，该第一节点耦接一第一电源位准，该第二节点耦接一第二电源位准。
本发明所述的电路，该第一电源位准是为一正电源供给位准。
本发明所述的电路，该第二电源位准是为接地。
本发明所述的电路，该去耦薄介电质单位电容器是透过一电阻装置，耦接该第一或第二电源位准。
本发明所述的电路，在该去耦薄介电质单位电容器中的每一薄介电质电容器的电容值是由一栅极材料的宽度或长度所决定。
本发明所述的电路，该去耦模块是设在任二电路模块之间。
本发明所述的电路，该去耦模是以一预设距离间隔而排列，该预设距离间隔大于50μm。
本发明所述的电路，该去耦模块具有多个去耦薄介电质单位电容器，该等去耦薄介电质单位电容是以并联方式连接，用以提供一去耦功能予一个或一个以上的电路模块。
本发明所述的电路，该电路具有至少四个传导层。
本发明所述的电路，该电路具有八个或是较少的传导层。
本发明另提供一种电路，所述电路包括一个或一个以上的电路模块；以及一个或一个以上的去耦模块，耦接该电路模块，其中，每一去耦模块具有一个或一个以上的去耦薄介电质单位电容器，每一去耦薄介电质单位电容器形成于一电源供给总线之下，并且包括一第一节点，耦接一第一电源供给；一第二节点，耦接一第二电源供给；以及二个或二个以上的薄介电质电容器，以串联方式连接于该第一及第二节点之间；其中，每一薄介电质电容器的栅极介电质的厚度小于50，并且在制程后，该电路具有四至八个传导层，该电路的一主动晶体管的一栅极宽度小于0.18μm。
本发明所述的电路，该去耦模块设置于任二电路模块之间。
本发明所述的电路，该去耦模块是以一预设距离间隔而排列，该预设距离间隔大于50μm。
本发明所述的电路，至少一薄介电质电容器的栅极介电质的厚度小于30。
本发明可提供高单位电容值，具有低栅极漏电流以及可调整的时间常数，可实现栅极氧化层的高可靠度。
图1a显示指间式边缘电容器的上视图；图1b显示区域金绝金电容器的剖面图；图1c显示薄介电质电容器的剖面图；图2a为根据本发明的实施例的去耦电容器的等效电路；图2b为图2a的剖面图；图3为根据本发明的一实施例的去耦电容器的上视图；图4a、图4b为根据本发明的一实施例的去耦电容器的简化示意图；图5a、图5b显示根据本发明的实施例，以PMOS及NMOS形成电容器的示意图。
具体实施例方式
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下以下将详细说明堆叠薄介电质电容器的技术。当堆叠薄介电质电容器为高单位电容值时，其仍可实现栅极氧化层的高可靠度、以及低漏电流的特性。借由调整薄介电质电容器的多晶宽度便可设定薄介电质电容器的反应时间。每一单位电容器包含至少二串联的薄介电质电容器。本发明对于高密度IC而言，是特别明显的；其中，在该高密度IC中的电容器的栅极介电质的厚度小于50，而主动晶体管具有最小的栅极宽度，约为0.18μm或更小。
图2a显示根据本发明的实施例的等效电路200。电容器212串联电容器214。并且与电路模块216耦接于节点A、B。节点A连接一第一电路连接点，其具有第一电压位准，例如正电源供给Vdd；而节点B连接第二电路连接点，其具有第二电压位准，例如负电源供给Vss或是接地(ground)。假设，电容器212、214的特性相同，则电容器212、214的电压为已知单电容器的电压的一半。如此的电容器耦合方式可平分并减小每个电容器的应力，使得少量的应力发生在电容器的栅极介电质，因而，提高栅极介电质的稳定性以及降低崩溃的机会。另外，当串联两个电容器时，会使得漏电流减小。漏电流与电压之间具有一能量定律，其关系式为Ig＝V-n。由上述关系式可知，当单位电容值减少一半时，栅极氧化层寿命的可靠度会增加一倍以上，并且漏电流会降低一半以上。
图2b为图2a的剖面图。左边的电容器250是由N阱(N-well)240上的N+区222、224与栅极232所构成。同样地，电容器252是由N阱242上的N+区226、228与栅极234所形成。利用连接结构230，例如铜线(copper line)，可将两电容器以串联方式连接，如节点AB所示。节点AB连接电容器250的N+区222或224以及电容器252的栅极234。电容器250的栅极232为节点A，而电容器252的N+区226或228为节点B。在对应的电容器中，栅极234及N阱242之间的氧化介电层238的厚度或是栅极232及N阱240之间的氧化介电层238均小于50A。在其它状况下，氧化介电层的厚度是小于30。N阱的深度可小于1.5μm，或是小于1.0μm。电容器的源极及漏极区与主体区(bulkregion)，例如阱区，是相同或是不同的导电型。另外，若在电容器的N+区设置接触点时，则该接触点小0.2μm。
如图2a所示，电容器250及252彼此串联。当这两个电容器的电容值相同时，每个电容的电压是相等的。因此，氧化介电层238的跨压会比已知设计方式的跨压还小一半。根据上述能量定律的公式，电容器的寿命可增加一倍以上。由于增加了每个电容器的栅极介电质的稳定性，故减小栅极崩溃的机率。
在超薄氧化层半导体中，栅极介电质的漏电流是容易受电应力(electrical stress)所影响，故漏电流会随着应力电压减小而减小。在此实施例中，由于这两个电容器的电容值相同，故亦具有相同的应力电压。当电容器的栅极电压减小至正常值的一半时，其漏电流必然减少至原本的1/10。另外，形成于N阱内的NMOS电容器可以释放ESD电荷，故可减小电容器遭受到ESD的危害。
如上所述，每一单位电容器包括至少两串联电容器。当晶体管的栅极尺寸小于0.18μm时，本发明的设计方式是特别有帮助的。当电路是利用小尺寸的晶体管设计时，则作为去耦、延迟、或是启动(bootstrapping)目的电容器的薄介电层厚度一般是小于50，而在相同晶片中的主动晶体管的最小栅极宽度是小于0.18μm。
图3显示根据本发明的堆叠薄介电质电容300的一实施例的上视图。堆叠的薄介电电容器可以依据栅极氧化层的应力，改变单位电容值。多晶302在薄氧化层材料304之上，用以形成如图2b所示的栅极232。在N阱308上的所有接点306均耦接在一起，作为节点AB，并具有相同的电压。两个电容器利用铜线312串联在一起。由于每一个电容器的电容值是依据电极板(plate)的面积、或是多晶栅极的面积所决定，因此，借由调整晶体管的栅极材料的宽度或长度时，便可改变电容值。每一个电容器的宽度及长度约为10～20um，便能得到低时间常数。
本发明的实施例所述的薄介电质电容器是为在N阱内的NMOS电容器，该NMOS装置是操作于累积区(accumulationregion)。电容器的时间常数是由主要载流子(majority carriers)的反应时间所决定，而不是由P型基底上的NMOS的少数载流子所决定。然而，其它种类的电容器也可以被利用，例如操作在强反转(strong inversion)的装置。当电容器的源极/漏极与基体的导电型是相同或是不同时，亦可被利用，例如，在P型基体中，在N阱之上的N+；在P型基体上的P+；在P型基体上的N+；在P型基体中，N阱之上的P+；NMOS；PMOS等。也可以应用于N型基体。只要电容器是以堆叠方式连接，并不是要用四个端点的MOS晶体管。图5a、图5b显示根据本发明的实施例，以PMOS及NMOS组成电容器的电路示意图。
堆叠薄介电质电容器的技术在不同目的下，可广泛地被运用，例如，在Vdd/Vss去耦、RC延迟电路、启动设计运用等。栅极阵列、标准存储单元(standard cell)、或是装置阵列中，均可运用本发明。在电路中，电容器的位置可能被设计成一个群组或是在电路的某一部分。图4a、图4b显示两个不同的电容器排列方式。在图4a中，一个以上的堆叠单位电容器402是设置在电路400的区段或是电路模块404之间。电容器耦接于Vdd与Gnd之间，作为去耦之用。在其它应用中，电容器不是透过电阻耦接到Vdd，就是耦接到Gnd。当装置的制程为0.13μm或是更小时，阻抗装置就变得很重要了。另外，可将去耦堆叠电容器排列成，彼此间具有距离间隔406，该间隔大于100μm。另外，去耦堆叠电容器彼此之间的间隔可以是相同或是不同的。在某些实施例中，距离间隔在100μm～500μm之间。在图4b中，将许多电容器并联成一群组，作为去耦模块408。去耦模块408可设置于电路的任一处。适当地设置去耦模块408，可得到更好的去耦效应。为了节约空间，去耦电容器一般是隐藏在Vdd与Gnd总线之下。
改善过的电容器，可以更广泛运用在具有4至8个导电层的IC中。对于以阵列方式或是列(row)方式排列的单元或是装置而言，不论其是在水平方向或是垂直方向或是在晶片的某一边缘，一个或一个以上的去耦电容器可能形成在电源或是接地总线之下。这些电容器可运用在标准存储单元、栅极阵列、客户订做或是IP库的产品中。另外，上述的电容器可被设计成堆叠电容器，也就是MOS电容器。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下200等效电路212、214、250、252电容器216、404电路模块222、224、226、228N+区240、242、308N阱230连接结构232、234栅极238氧化介电层300堆叠薄介电质电容302多晶304薄氧化层材料306接点
312铜线400电路402堆叠单位电容器406距离间隔408去耦模块
权利要求
1.一种电路，其特征在于所述电路包括一个或一个以上电路模块；以及一个或一个以上的去耦模块，耦接该电路模块，其中，每一去耦模块具有一个或一个以上的去耦薄介电质单位电容器，每一去耦薄介电质单位电容器包括一第一节点，耦接该电路模块的一第一电路连接点；一第二节点，耦接该电路模块的一第二电路连接点；以及二个或二个以上的薄介电质电容器，以串联方式连接于该第一及第二节点之间；其中，在该薄介电质电容器中，至少一薄介电质电容器的一栅极介电质的厚度小于50。
2.根据权利要求1所述的电路，其特征在于该第一节点耦接一第一电源位准，该第二节点耦接一第二电源位准。
3.根据权利要求2所述的电路，其特征在于该第一电源位准是为一正电源供给位准。
4.根据权利要求2所述的电路，其特征在于该第二电源位准是为接地。
5.根据权利要求2所述的电路，其特征在于该去耦薄介电质单位电容器是透过一电阻装置，耦接该第一或第二电源位准。
6.根据权利要求1所述的电路，其特征在于在该去耦薄介电质单位电容器中的每一薄介电质电容器的电容值是由一栅极材料的宽度或长度所决定。
7.根据权利要求1所述的电路，其特征在于该去耦模块是设在任二电路模块之间。
8.根据权利要求7所述的电路，其特征在于该去耦模是以一预设距离间隔而排列，该预设距离间隔大于50μm。
9.根据权利要求1所述的电路，其特征在于该去耦模块具有多个去耦薄介电质单位电容器，该去耦薄介电质单位电容是以并联方式连接，用以提供一去耦功能予一个或一个以上的电路模块。
10.根据权利要求1所述的电路，其特征在于该电路具有至少四个传导层。
11.根据权利要求10所述的电路，其特征在于该电路具有八个或是较少的传导层。
12.一种电路，其特征在于所述电路包括一个或一个以上的电路模块；以及一个或一个以上的去耦模块，耦接该电路模块，其中，每一去耦模块具有一个或一个以上的去耦薄介电质单位电容器，每一去耦薄介电质单位电容器形成于一电源供给总线之下，并且包括一第一节点，耦接一第一电源供给；一第二节点，耦接一第二电源供给；以及二个或二个以上的薄介电质电容器，以串联方式连接于该第一及第二节点之间；其中，每一薄介电质电容器的栅极介电质的厚度小于50，并且在制程后，该电路具有四至八个传导层，该电路的一主动晶体管的一栅极宽度小于0.18μm。
13.根据权利要求12所述的电路，其特征在于该去耦模块设置于任二电路模块之间。
14.根据权利要求12所述的电路，其特征在于该去耦模块是以一预设距离间隔而排列，该预设距离间隔大于50μm。
15.根据权利要求12所述的电路，其特征在于至少一薄介电质电容器的栅极介电质的厚度小于30。
全文摘要
本发明涉及一种运用薄介电质单位电容器的电路，所述电路包括一个或一个以上电路模块；以及一个或一个以上的去耦模块，耦接该电路模块，其中，每一去耦模块具有一个或一个以上的去耦薄介电质单位电容器，每一去耦薄介电质单位电容器包括一第一节点，耦接该电路模块的一第一电路连接点；一第二节点，耦接该电路模块的一第二电路连接点；以及二个或二个以上的薄介电质电容器，以串联方式连接于该第一及第二节点之间；其中，在该等薄介电质电容器中，至少一薄介电质电容器的一栅极介电质的厚度小于50。本发明可提供高单位电容值，具有低栅极漏电流以及可调整的时间常数，可实现栅极氧化层的高可靠度。
文档编号H01L27/02GK1851920SQ200510066049
公开日2006年10月25日 申请日期2005年4月22日 优先权日2005年4月22日
发明者庄建祥 申请人:台湾积体电路制造股份有限公司