专利名称：增强表面附着性及故障模式分析的新式元件结构的制作方法
技术领域：
本发明是有关于一种故障模式分析(failure mode analysis)的方法，且特别是有关于一种先将低介电常数材料移除，以利于集成电路制造过程中进行故障模式分析的方法。
背景技术：
在集成电路的制造过程当中，故障模式分析是一项用以改善制程的重要工具，金属线的制作便是其中一个重要制程步骤。在此步骤中的故障模式分析中，必须检查金属薄膜的表面，用以检查金属表面是否无效，并且也须检查横截面，用以检查介层洞(via hole)是否无效。在集成电路的制造过程中，铜镶嵌金属化(copper damascene metallization)是非常普遍之一种做法。首先将铜金属沉积于镶嵌通道之中，然后再利用如化学机械研磨法(Chemical Mechanical Polishing，CMP)的类的方法将铜金属磨去，仅留下通道之中的铜金属。为了能够有效地控制化学机械研磨铜金属的效能，会在每一金属层中加入90纳米(nanometer)，以及位于几何形状下方的傀儡(dummy)金属线。此举增加了故障模式分析的困难，因为干式蚀刻法无法移除这些金属。通常的做法是会对用来进行故障模式分析的晶圆进行湿式蚀刻法，移除其内金属介电层(InterMetal Dielectric layer，IMD)，然后再利用ACE振动法移除金属物。
当元件缩小至只有90纳米或更少时，就需要利用具有极小介电常数(k)的介电材料(k＜4.5，或小于3更好)做为内金属介电层，以减缓电阻-电容延迟(RC delay)现象。但是，这些具有低k常数的薄膜难以为目前的湿式蚀刻法所溶解，因此，需要找出一种能够轻易移除这些具有极小k常数的薄膜的方法，以利于故障模式分析的进行。同样地，当元件缩小至90纳米或更少，并利用具有极小介电常数的材料做为内金属介电层时，导电材料与低介电常数材料之间的附着性，不足以为集成电路所利用。因此在在填充导体材料之前，最佳化低介电常数的粗糙表面是重要的，特别是对热压释放(thermal stress release)以及电子迁移排出(electron migrationissue)等反应而言，在美国专利第6,596,467号中，Gallagher等人说明了一种含有可移除性成孔剂(porogen)的低k常数介电材料，此种成孔剂可于金属平坦化(metal planarization)程序的后被移除。
Ra’ul C.Munoz等人所著的论文”云母上金质薄膜的粗糙表面与表面感生电阻率电子表面散射理论模型的作用”J.Phys.Condens.Matter12(2000)L379-L385；Yuko Hanaoka等人所著的论文”增加铜与铝金属细导线的电性阻抗率”Materials Transactions，Vol.43，No.7(2002)pp.1621-1623；Sehyun Kim、Ki-Jun Lee及Yougsok Seo所著的论文”利用反应性氧气环境下的离子束辐射以及其对于聚醚醚酮/铜金属附着性的效应功能化聚醚醚酮(Polyetheretherketone，PEEK)表面”Langmuir，20(1)，157-163，2004，皆讨论了粗糙表面对于不良附着能力及导电层电阻的重要性。
发明内容
因此本发明的目的就是在提供一种改良故障模式分析的方法。
本发明的另一目的是在提供一种可轻易移除低介电常数材料的方法，用以使故障模式分析能够顺利进行。
本发明的又一目的是在提供一种可轻易移除有孔的低介电常数材料的方法，用以使故障模式分析能够顺利进行。
本发明的再一目的是在有孔的介电材料中提供一镶嵌着导体的孔洞，其中在介电材料与导体之间具有粗糙的介面。
为达到本发明之上述及其他目的，须达成一种移除介电材料的方法使故障模式分析能够顺利进行。首先提供一具有半导体元件形成其中与其上的基材，此半导体元件的结构包含了介电常数小于4.5的介电层，此介电层之内又再包含有镶嵌着导体层的孔洞。在进行故障模式分析之前，为了故障模式分析的进行，会利用光学检验(optical examination)或扫描式电子显微镜(Scanning Electron Microscope，SEM)等方式，先将此集成电路结构中的低介电常数材料移除，并暴露出导体层。
同样为了符合本发明的目的，提供了一包含上有介电层的基材、具有镶嵌着导体层的通道的介电层以及沉积覆盖于通道之中的阻障层的集成电路结构。其中在介电层与导体之间的介电材料具有一粗糙度，此介电层的粗糙度除以阻障层厚度后会得到0～1的值。
图1至图4是绘示符合本发明的一较佳实施例的横截面图。
图5为粗糙表面功能下的电阻与附着强度图示。
10基材 14阶层16元件 20阶层25通道 27粗糙表面
28阻障层 30导体层51最佳化窗口具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的增强表面附着性及故障模式分析的新式元件结构其具体实施方式
、结构、特征及其功效，详细说明如后。
在此配合参阅图1至图4，说明一种加强导体层与介电层间表面附着性的方法，其中使用了一种含有成孔剂的极小k常数薄膜，并使用一种已开发出的新型湿式蚀刻溶剂来移除此种极小k常数薄膜，或是粗糙化极小k常数薄膜的表面以提供良好的附着性。
请参照图1，其中绘示了一完成了部份结构的集成电路元件，以及半导体基材10。利用一般常见的技术将如金氧半场效电晶体(Metal OxideSemiconductor Field Effect Transistor，MOSFET)，未绘示于图上，一般的半导体元件形成于半导体基材上，这些元件会形成于阶层14中。另外，在阶层14中还形成有，用以与在随后的程序中所制造出的铜线连接的元件16。在阶层14之上方形成有极低介电常数材料阶层20，其中阶层20的介电常数会小于4.5，或是在1.7与4.5之间更好。这里所提到的介电材料可从由硅、碳、氧及氟等元素所组成的集合中挑选出，或是由这些元素的组合体中挑选出，如氧化硅(silicon oxide)、氟氧化硅(silicon oxidefluorine)、碳化硅(silicon carbine)、碳氧化硅(silicon carbine oxide)、氟碳化硅(silicon carbine fluorine)以及其他的组合等等。一般对于介电材料所使用的沉积方法都使用包含有电浆的化学气相沉积法(ChemicalVapor Deposition，CVD)，例如电浆加强式化学气相沉积法(PlasmaEnhanced CVD，PECVD)或高密度电浆化学气相沉积法(High Density PlasmaCVD，HDP-CVD)。尽管如此，还是有其他如原子层(atomic layer)沉积、漩涂式涂布(spin-on-coating)、低温化学沉积或低压化学沉积等方法，可做为沉积低k常数介电薄膜时的选择。
请参阅图2，可利用湿式蚀刻程序或是干式蚀刻程序蚀刻介电阶层20，以形成与元件16相接触的镶嵌通道25。以湿式蚀刻程序来说，能够使用如氟化铵+氢氟酸+乙酸(NH4F+HF+CH3COOH)的类含有铵根离子(NH4+)的溶剂，协同罩幕层(一般为光阻层)来形成通道25。另就干式蚀刻程序而言，能够使用含有全氟化碳(perfluorocarbon)的气体蚀刻剂，在碳氟的原子率最少为约1∶3的情况下，如六氟乙烷(C2F6)、五氟丙烷(C3F5)或八氟环丁烷(C4F8)，协同罩幕层形成通道25。
至此阶段开始要进入增强附着性的步骤。晶圆此时暴露于含有铵根离子的环境中，就如同沾浸在含有氟化铵的溶剂中一般。其中，环境中的温度应该要在约20℃至410℃之间，离子浓度则应该要在约0.2至8M之间，暴露时间在约3秒至350秒之间。图3中表示出了所产生的粗糙表面27。此种使表面粗糙的步骤最好是在蚀刻产生通道的步骤后进行，但是利用含有氟化铵的蚀刻剂气体形成通道时，也会产生一样的效果。
将介电层的部份区域粗糙化会增强介电层与随继产生的导体层或阻障层之间的附着性，所以对附着能力与电阻不佳的导体层提供部份最佳化的粗糙表面区域是重要的。由于自由电子会自粗糙的介面产生散射，因此介电层表面若具有较高的粗糙程度，则随后所沉积产生的导体也会具有较高的电阻。相对的，平滑的表面会减弱接下来导体层与介电层之间的表面张力，所以也跟着降低了此两种材料之间的附着能力。图5利用最佳化窗口51表示了能够稳定实现程序作业的区域，以使1制造过程能够顺利进行。
利用微粒子束或脉冲雷射熔解的方式来轰击产生粗糙表面也是一种较佳的方法，这其中用以决定表面粗糙度是否足够到增强附着性的关键在于能量及微粒子束的曝光时间。举例而言，在使用氩(Ar)元素的形况下，利用不低于300电子伏特(eV)的运动能量并曝光约15秒钟后，会产生约为50埃(angstrom)的粗糙表面。其中的粗糙度不只与运动能量及曝光时间相关，也与微粒子及介电材料表面的种类相关。以制造成本观点来考量，氩与氮是对表面粗糙化最有效益的元素种类。但无论如何，碳、一氧化碳(CO)、二氧化碳(CO2)或氧元素，或是这些元素的组合物对于降低介电常数来说还是比较好的。均匀的热氢元素会使暴露出的介电层产生具有一致性的粗糙表面。
步骤至此，会在介电层之上以及镶嵌通道中沉积出阻障层28，如图4所示。举例来说，在这里的阻障层可含有钛(titanium)、氮化钛(titaniumnitride)、钽(tantalum)、氮化钽(tantalum nitride)、如氮化钯(PdN)的类的类玻璃金属(glassy metal)元素或是这些元素的组合物，并具有约50埃至350埃之间的厚度。介电层表面的平均粗糙度(Ra)小于150埃或是与阻障层的厚度t有关，其中Ra/t＝0～1，但更好的状况是Ra/t＝0.02～0.05，因如此可最佳化随后沉积而成的导体的电阻和极小k常数介电材料与阻障层之间的附着性。
表面平均粗糙度的定义如下Ra=1L∫01|f(x)|dx]]>其中L是取样测量的长度，而f(x)则是表面取样测量的地貌函数(topography function)。
利用如铜的类的元素在镶嵌孔洞中沉积出一导体层，并利用磨回(polished back)程序产生镶嵌于通道25中的导体层30，如图4所示。阻障层也同样如图所示般地被磨回，以完成整个集成电路的结构。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种制造集成电路结构的方法，包含步骤提供一基材，其中该基材之中与之上形成有复数个半导体元件结构；形成一介电层于该些半导体元件结构之上；形成一通道穿越该介电层至该些半导体元件结构其中之一；粗糙化该介电层之一表面之一部分；以及使用一导体层填充该通道于完成该集成电路结构制作的后续程序之前。
2.根据权利要求1所述的方法，其中该介电层为一包含有硅、碳、氟、氧元素或上述元素的组合物的合成介电层。
3.根据权利要求1所述的方法，其中该介电层更包含一低介电常数介电层，具有在1.7至4.5间之一介电常数。
4.根据权利要求1所述的方法，其中该粗糙化该介电层的该表面的步骤包含了暴露该集成电路结构于包含有铵根离子(NH4+)之一环境中。
5.根据权利要求1所述的方法，其中该粗糙化该介电层的该表面的步骤系利用复数个微粒子束轰击该集成电路结构。
6.根据权利要求1所述的方法，其中该粗糙化该介电层的该表面的步骤是利用包含有热氢元素(thermal hydrogen)的环境处理该集成电路结构。
7.根据权利要求1所述的方法，其中该导体层更包含一阻障层于该介电层经过粗糙化的该表面之上。
8.根据权利要求1所述的方法，其中该介电层经过粗糙化的该表面的平均粗糙度小于150埃(Angstroms)。
9.一种故障分析方法，用于集成电路结构，包含步骤提供一基材，其中该基材之中与之上形成有复数个半导体元件结构；形成一介电层于该些半导体元件结构之上；形成一通道穿越该介电层至该些半导体元件结构其中之一；粗糙化该介电层之一表面之一部分；使用一导体层填充该通道以完成该集成电路结构的制作；以及移除该介电层并暴露该导体层，做为该集成电路结构接受该故障分析的准备。
10.根据权利要求9所述的方法，其中该介电层包含了硅、碳、氟、氧元素或上述元素的组合物。
11.根据权利要求9所述的方法，其中该介电层更包含一低介电常数介电层，具有在1.7至4.5间之一介电常数。
12.根据权利要求9所述的方法，其中该粗糙化该介电层的该表面的步骤包含了暴露该集成电路结构于包含有铵根离子(NH4+)之一环境中。
13.根据权利要求9所述的方法，其中该导体层更包含一阻障层于该介电层经过粗糙化的该表面之上。
14.根据权利要求9所述的方法，其中该介电层经过粗糙化的该表面的平均粗糙度小于150埃(Angstroms)。
15.一种集成电路结构，包含一介电层于一基材之上；以及一导体层镶嵌于该介电层中之一通道中，其中该介电层包含有该导体层之一部分具有一粗糙表面。
16.根据权利要求15所述的结构，其中该介电层更包含一低介电常数介电层，具有在1.7至4.5间之一介电常数。
17.根据权利要求15所述的结构，其中该介电层包含了硅、碳、氟、氧元素或上述元素的组合物。
18.根据权利要求15所述的结构，其中该导体层更包含一阻障层于该介电层经过粗糙化的该表面之上。
19.根据权利要求15所述的结构，其中该介电层经过粗糙化的该表面的平均粗糙度小于150埃(Angstroms)。
20.根据权利要求15所述的结构，其中该介电层的该部分具有薄于该导体层的一厚度。
全文摘要
本发明是有关于一种增强表面附着性及故障模式分析的新式元件结构，提供一具有半导体元件形成其中与其上的基材，此半导体元件的结构包含了介电常数小于4.5的介电层，此介电层之内又再包含有镶嵌着导体层的孔洞。其中在介电层与导体之间的介电材料具有一粗糙度，此介电层的粗糙度除以导体层下的阻障层厚度后会得到0～1的值。在进行故障模式分析之前，为了故障模式分析的进行，会利用光学检验(optical examin ation)或扫描式电子显微镜(Scanning Electron Microscope，SEM)等方式，先将此集成电路结构中的低介电常数材料移除，并暴露出导体层。
文档编号H01L21/31GK1722404SQ20051007521
公开日2006年1月18日 申请日期2005年6月3日 优先权日2004年6月4日
发明者林慧祈, 郑义荣, 王昭雄 申请人:台湾积体电路制造股份有限公司