电源芯线器件及其制造方法

专利名称：电源芯线器件及其制造方法
技术领域：
本技术领域涉及具有低电感值和高电容值两种功能的器件，以及将这些器件结合进包含有机介电层压体和印刷线路板的电源芯线封装件中的方法。
背景技术：
包括集成电路(IC)的半导体器件在较高频率下工作时，较高的数据率和较低的电压，电源线和接地(返回)线中的噪声，以及提供足够电流以适应更快的电路切换成为越来越重要的问题，要求该电源分配系统中具有低电感值。为了向IC提供低噪声和稳定电源，通过使用并联互连的附加表面安装电容来降低传统电路中的阻抗。较高的工作频率(较高的IC切换速度)是指对IC的电压响应时间必须比较快。较低的工作电压要求允许电压变化(纹波)和噪声比较小。例如，当微处理器IC切换并开始工作时，它要求提供电源以支持该切换电路。如果电压源的响应时间太慢，则该微处理器会经历一个超过允许纹波电压和噪声容限的电压降或电源下降，IC会发生故障。另外，当IC电源升高时，慢响应时间会导致电源过冲。必须通过使用足够接近该IC的电容，在合适的响应时间内提供或吸收电源，将电源下降和电源过冲控制在允许极限内。
通常把用于阻抗降低和抑制电源下降或电源过冲的电容放置在尽可能接近IC的地方，以改善电路性能。传统设计具有表面安装在印刷线路板(PWB)上簇拥在IC周围的电容。把大值电容放置在电源附近，中等范围值的电容位于IC和电源之间，小值电容非常靠近IC。附

图1是电源2，IC10和电容4，6，8的示意图，电容4，6，8分别代表高值，中等范围值和小值电容，用于上述的阻抗降低和抑制电源下降或电源过冲。附图2是正视方向的代表性剖面图，表示出SMT电容50，60和IC40到PWB基片中电源面和接地面的连接。焊片44将IC器件40连接到连接盘41。电路线72和73将连接盘41连接到通路90和100的镀过的通孔通路垫。通路垫一般被表示为82。通路90与导电面120电连接，通路100与导电面122电连接。导电面120和122之一被连接至电源的电源侧，另一被连接至电源的接地侧。小值电容50和60被类似地电连接至通路以及导电面120和122，其连接方式是，以并联方式与IC40电连接。IC被放置在模块，插板或封装上时，大值和中值电容可以位于连接模块，插板或封装的印刷线路母板上。
为了降低需要复杂电路布线的电源系统的阻抗，一般需要并联互连大量电容。这导致提高回路电感值，因而提高阻抗，抑制电流，从而降低表面安装电容的有益效果。随着频率增加和工作电压持续降低，必须以要求电感和阻抗水平越来越低的较快速率提供增加的电源。
已经耗费了相当大的努力将阻抗减到最小。Howard等人的美国专利5161086提供了一种将阻抗和“噪声”减到最小的途径。Howard等人提供了一种电容性印刷电路板，在层压板的多个层中包括电容层压体(平面电容)，在电路板上安装或形成大量集成电路等器件，并且与电容层压体(或多个电容层压体)耦联工作，提供包括借用或共享电容的电容性功能。但是，这种途径不一定能改善电压响应。改善电压响应要求该电容较接近IC。简单地将电容层压体放置在较接近IC的地方可能是不够的，因为所得到的总电容值可能是不充分的。
Chakravorty的美国专利6611419提供了另一种嵌入式电容以降低切换噪声的途径，其中，集成电路模块的电源端与多层陶瓷基片中嵌入的至少一个电容的对应端耦联。
因此，本发明者希望提供一种制造和设计电源芯线的方法，这种电源芯线被用于电源芯线封装，包括被用于集成电路封装或其他互连板，结构或元件中，能获得优越的电源分配阻抗降低，以及适应较高IC切换速度的改善的电压响应。本发明提供了这样一种器件以及制造这种器件的方法。
发明概述本发明涉及一种包括电源芯线的器件，所述电源芯线包括至少一个嵌入式单个电容层，其中包括至少一个嵌入式单个电容；和至少一个平面电容层压体；其中所述平面电容层压体作为低电感值通路，向所述至少一个嵌入式单个电容提供电荷；而且其中所述至少一个嵌入式单个电容以并联方式与所述至少一个平面电容层压体连接；其中，所述电源芯线互连到至少一个信号层上。
本发明进一步涉及制造器件的方法，包括提供至少一个具有布图侧和未布图侧的平面电容层压体；提供至少一个箔结构，该结构包含至少一个形成在箔上的单个电容，该电容器具有箔侧和元件侧；并将所述箔结构的元件侧层压至所述平面电容器结构的所述布图侧；蚀刻所述箔结构的所述箔侧并蚀刻所述平面电容器结构的未布图侧，形成电源芯线；并且在所述电源芯线上形成至少一个信号层。
另一个实施方式涉及制造器件的方法，包括提供至少一个具有布图侧和未布图侧的平面电容器；提供至少一个箔结构，该结构中包括至少一个形成于箔上的、具有箔侧和元件侧的单个电容；并将所述箔结构的箔侧层压至所述平面电容器结构的所述布图侧；蚀刻所述箔结构的箔侧，并蚀刻所述平面电容器结构的非布图侧，形成电源芯线；并在所述电源芯线上形成至少一个信号层。
附图简要说明参考以下附图进行具体说明，其中对类似元件采用相似的附图标记，其中图1是用于阻抗降低和抑制电源下降或电源过冲的电容的典型现有技术应用的示意图；图2是印刷线路组件在正视方向的剖面图，该印刷线路组件中具有传统现有技术的表面安装(SMT)电容，用于阻抗降低和抑制电源下降或电源过冲；图3是按照第一实施方式的电源芯线器件在正视方向的剖面图；图4A-4F说明制造单个箔上烧结厚膜的电容的方法；图5A-5B说明制造平面电容层压体的方法；图6A-6B表示用于制造第一实施方式的电源芯线器件的平面电容层压体的初始准备；图7是按照第一实施方式的电源芯线结构子部分在正视方向上的剖面图；图8是按照第一实施方式的电源芯线结构在正视方向上的剖面图。
图9-15表示产生电源芯线器件的成品实施方式在正视方向上的各种剖面图。
图9是在芯线上已层压另外的预浸渍层和金属层的电源芯线结构在正视方向上的剖面图。此外，钻孔并形成经电镀的通孔通路。
图10是在芯线上已施加介电膜的组合的“叠合(build-up)”层的电源芯线结构在正视方向上的剖面图。
图11是在芯线上已施加介电膜的组合的“叠合”层的电源芯线结构在正视方向上的剖面图。
图12是电源芯线结构在正视方向上的剖面图，该结构具有包含在叠合层表面上的金属化微通路(microvia)(盲通路)连接和电路的另外叠合层。
图13是在叠合层表面上包含布图导体的电源芯线结构在正视方向上的剖面图。
图14是在叠合层表面上包含布图导体和以类似方式成形、金属化和布图的后续叠合层的电源芯线结构在正视方向上的剖面图。
图15是电源芯线结构在正视方向上的剖面图，该结构中还在叠合介电层上结合了单个电容器。
图16是电源芯线器件在正视方向上的剖面图，在该器件中，电源芯线结构连接到触发器的隆起焊盘(bump)上并通过焊接连接到印刷电路板上。
图17是电源芯线器件在正视方向上的剖面图，在该器件中，电源芯线的平面电容层形成为叠合微通路膜层，以形成触发器的球-栅格(ball-grid)阵列结构的顶层。
图18是从箔侧看到的A型分立电容设计。
图19是从箔侧看到的B型分立电容设计。
图20是从箔侧看到的C型分立电容设计。
具体实施例方式
根据第一实施方式，公开了一种设计和制造电源芯线结构的方法，其中并联方式连接的单个电容和平面电容器嵌入层压体结构中以形成电源芯线结构。这种电源芯线结构互连到至少一个信号层，形成本发明的电源芯线器件。可以把单个电容定义为形成在金属上的独立电容。代表性的金属是金属箔。虽然我们在这里使用术语“箔”，但是应该认识到，箔包括普通金属层，电镀金属，溅射金属等。电源芯线结构中的单个电容被设计成非常接近(例如，在一个实施方式中，直接在IC下)，用于对IC产生快速电压响应，以支持高速切换。将单个电容尽可能地接近IC电源端(例如，直接在其下)放置还能提供低电感值连接。使用平面电容器作为电源-接地面，电源-接地面之间的分隔很薄，以降低封装中的高频阻抗。
图3是电源芯线结构500的一个实施方式在正视方向上的剖面图。该电源芯线结构互连到至少一个信号层，形成本发明的电源芯线器件。上述电源芯线允许用各种材料形成包括单个电容的箔，然后被层压至平面电容器，形成电源芯线结构器件。这些材料可以包括使用高K陶瓷填充的聚合物厚膜电容介电材料和在该金属箔上丝网印刷并固化的金属填充的聚合物厚膜电极糊料。蚀刻传统平面电容层压体，例如铜/聚酰亚胺/铜层压体，例如从E.I.du Pont deNemours and Company获得的HK 04，也可以用来形成铜箔上的单个电容。但是这些基于聚合物的电容具有相当低的电容值，而通常要求单个电容具有高电容值。在这种情况下，优选使用形成于箔上的技术，用陶瓷组合物来制造铜箔上的单个陶瓷电容。可以从薄膜或厚膜途径形成这些电容。可以采用标准印刷线路板层压方法将包含所述电容的箔层压至平面电容，形成电源芯线结构。
上述电源芯线还允许使用各种材料形成平面电容。这些材料可以包括金属箔-介电材料-金属箔层压结构，其中的介电材料可以包括有机层，陶瓷填充的有机层，或陶瓷层。使用多个层时，这些层可以是不同的材料。可以用薄层制造这些介电材料以降低阻抗。可以采用标准印刷线路板层压方法将平面电容层压至形成于箔上的电容上，形成电源芯线器件。
根据上述实施方式，低阻抗和高电容值功能都能被集成在单个电源芯线结构中，该结构还可以被进一步集成在另一个层压体结构中，允许在较低电压下以降低的电压纹波进行高速IC工作。将电源芯线结构结合在电源芯线器件中，如印刷线路板，模块，插板或封装中时，有价值的资源成为可用。而且，可以取消与SMT器件相关的焊点，从而提高可靠性。可以采用传统的印刷线路板方法加工电源芯线结构，进一步降低制造成本。
通过阅读这些实施方式的具体说明以及参考上面列出的附图和下面的详细描述，本领域技术人员能够理解本发明各实施方式的上述和其他优点以及好处。
根据一般惯例，附图的各个部分不一定是成比例的。各部分的尺寸可以放大或缩小，从而更清楚地说明本发明的实施方式。
本发明的实施方式涉及可以被埋入印刷线路板(PWB)基片，模块，插板或封装中的电源芯线结构。考虑到PWB，模块，插板或封装基片中电源芯线的低电感值和高电容值功能保留了PWB，模块，插板或封装上有价值的表面资源，与传统SMT电容配置相比，需要较少的焊点。
图3是根据第一实施方式的电源芯线器件500的侧视图，该器件中包括平面电容层压体340和形成于箔上的单个电容240。
图4A-4F是制造单层形成于箔上的单个电容(通常在箔上烧结)的一般方法的侧视图。图4F是形成于箔上的电容器成品的俯视图。以下说明烧结于箔上的厚膜电容器的特例，以说明本发明的一个实施方式。
图4A是制造单个电容器结构200的第一阶段的侧视图。在图4A中，提供了一个金属箔210。箔210可以是工业中一般可用的一种类型。例如，箔210可以是铜，铜-不胀钢-铜，不胀钢，镍，镀镍铜，或熔点超过厚膜糊料烧结温度的其他金属。优选箔包括主要由铜组成的箔，例如反面处理的铜箔，双面处理的铜箔，和常用于多层印刷电路板工业中的其他铜箔。箔210的厚度可以在例如大约1-100微米的范围内，优选是3-75微米，最优选是12-36微米，对应于1/3和1盎司之间的铜箔。一种适用箔的实例是从Oak-Mitsui获得的PLSP级1盎司铜箔。
可以在箔210上施加底漆212，对箔210进行预处理。底漆212是施加于箔210元件侧表面的较薄层。在附图4A中，底漆212被表示为箔210上的表面涂层。底漆212与金属箔210以及沉积在底漆212上的层很好地结合。例如，可以从施加于箔210上的糊料形成底漆212，然后在低于箔210熔点的温度下在惰性气氛中灼烧。可以把糊料作为疏涂层印刷在箔210的整个表面上，或者印刷在箔210的选定区域上。将底漆糊料印刷在箔的选定区域上一般是更经济的做法。将铜箔210与铜底漆212组合使用时，铜底漆糊料中的玻璃延迟铜箔210的氧化腐蚀，因此，如果采用掺氧灼烧，则涂布箔210的整个表面可能是优选的。一种适用铜底漆的实例是从E.I.du Pont de Nemours and Company获得的EP 320。
在图4B中，电容介电材料被丝网印刷到经过预处理的箔210上，形成第一电容介电层220。该电容介电材料可以是，例如，厚膜介电油墨。该介电油墨可以从例如一种糊料形成。一种适用电容介电糊料的实例是从E.I.du Pontde Nemours and Company获得的EP 310。然后干燥该第一电容介电层220。在图4C中，然后施加第二电容介电层225，并干燥。在另一个实施方式中，可以通过较粗的筛网沉积单层电容介电材料，在一次印刷中提供相同的厚度。
在图4D中，在第二介电层225上形成电极230并干燥。例如，可以通过丝网印刷厚膜金属油墨的方法形成电极230。将铜箔210与铜底漆212组合使用时，可以使用铜电极。一种适用铜电极糊料的实例是从E.I.du Pont deNemours and Company获得的EP 320。总的来说，介电层225的表面积应当大于电极230的表面积。
然后将第一电容介电层220，第二电容介电层225和电极230共灼烧。例如，灼烧可以在氮气厚膜熔炉中在900℃的峰值温度下完成。例如，可以用高介电常数功能物相形成厚膜电容介电层220，225，例如，这些功能物相是钛酸钡，各种掺杂剂和玻璃料物相。在共灼烧期间，玻璃料物相软化，润湿功能物相和掺杂物相，并发生聚结，形成功能物相和掺杂剂在玻璃陶瓷基质中的分散体。同时，层230的铜电极粉末被软化的玻璃料物相润湿，并烧结在一起形成固体电极。层230对高K介电材料228具有很强的结合，这是共灼烧所产生的。灼烧后的结构如图4E的正视图所示。
图4F是完成的电容器结构200的俯视图。在图4F中，表示出箔210上的4个电容240。但是，箔210上可以按照各种图案排列任意数量的电容器结构240。
在本说明书中所讨论的形成于箔上的电容中，术语“糊料”或“油墨”可以对应于电子材料工业中所用的传统术语，一般是指厚膜组合物。特点是，底漆糊料的金属组分与金属箔中的金属相匹配。例如，如果使用铜箔，则可以用铜糊料作为底漆。其他应用的实例可以是将银和镍箔与类似的金属底漆糊料配对。可以用厚膜糊料形成底漆和无源元件。
一般来说，厚膜糊料包括分散在溶解于增塑剂，分散剂和有机溶剂混合物的聚合物中的陶瓷，玻璃，金属或其他固体细分颗粒。用于铜箔的优选电容糊料具有能在氮气气氛中很好地燃烧掉的有机载体。这些载体通常含有非常少量的树脂，例如高分子量乙基纤维素，要产生适合于丝网印刷的粘性，必须有少量的树脂。另外，在介电粉末混合物中掺入氧化性组分，例如硝酸钡粉末，有助于在氮气气氛中燃烧掉有机组分。用基本惰性的液体介质(“载体”)混合固体，然后分散在三辊碾磨机上，形成适合于丝网印刷的糊料状组合物。任何基本惰性的液体都可以作为载体。例如，含有或不含增稠剂和/或稳定剂和/或其他普通添加剂的各种有机液体，都可以作为载体。
高介电常数(高K)厚膜电容介电糊料通常含有至少一种高K功能物相粉末和至少一种分散在由至少一种树脂和溶剂组成的载体体系中的玻璃粉末。载体体系被设计用来进行丝网印刷，提供致密和空间限定明确的膜。高K功能物相粉末可以被描述成体积介电常数超过500的粉末，可以包括通式为ABO3的钙钛矿型铁电性组合物。这些组合物的实例包括BaTiO3；SrTiO3；PbTiO3；CaTiO3；PbZrO3；BaZrO3和SrZrO3或其混合物。通过用其他元素取代A和/或B位置，其他组合物也是可能的，例如Pb(Mg1/3Nb2/3)O3和Pb(Zn1/3Nb2/3)O3。适用的高K功能物相粉末是从Fuji Titanium获得的钛酸钡。上述组合物的掺杂和混合的金属类似物也是适用的。掺杂和混合主要是为了获得必要的最终适用性质要求，例如材料为了符合工业要求，例如“X7R”或“Z5U”标准，而必要的电容温度系数(TCC)。
糊料中的玻璃可以是，例如Ca-Al硼硅酸盐，Pb-Ba硼硅酸盐，Mg-Al硅酸盐，稀土硼酸盐，和其他类似的玻璃组合物。高K玻璃-陶瓷粉末，例如锗酸铅(Pb5Ge3O11)是优选的。
用于形成电极层的糊料可以是基于铜，镍，银，含银贵金属组合物，或这些化合物的混合的金属粉末。铜粉末组合物是优选的。
本说明书中所述的电容器结构可以是用多层介电材料和电极制造的，以提高电容值。
在上述实例中，介电材料被描述成由丝网印刷厚膜糊料所形成的。但是其他方法，例如通过溶液涂布、在铜加工中浇铸或溅射而沉积也是可用的。或者，可以施加介电材料然后进行光定义。另外，介电层被描述成通过丝网印刷而形成的。但是其他方法，例如通过溅射，电镀或蒸发电极金属而沉积在介电层表面上也是可用的。此外，可以使用光定义的糊料。
附图5A-5B是说明制造平面电容层压体的通用方法的侧视图。
附图5A是制造平面电容层压体320的第一阶段在正视方向的剖面图，该层压体如附图5B中所示，其中提供了第一金属箔310。例如，可以用铜，铜基材料和其他金属制造箔310。优选的箔包括主要含有铜的箔，例如经过反面处理的铜箔，经过双面处理的铜箔，和常用于多层印刷电路板工业中的其他铜箔。一些适用铜箔的实例是从Olin Brass(Somers Thin Strip)和JEC获得的铜箔。箔310的厚度可以在例如大约1-100微米的范围内，优选是3-75微米，最优选是12-36微米，对应于大约1/3和1盎司之间的铜箔。
浆料或溶液可以被浇铸或涂布在箔310上，干燥并固化，形成第一介电层312，形成经过涂布的金属箔300。层压体的一个或多个介电层可以选自有机物，陶瓷，陶瓷填充的有机物，以及它们的混合物的层。如果糊料具有热塑性，则可以通过在例如350℃下进行烘焙而实现固化。如果糊料是热固性材料，则可以使用较高的固化温度。如果聚合物倾向于只是部分固化而形成“B”阶段的聚合物，则可以通过例如在120-200℃下进行干燥而实现固化。
用于形成介电层312的溶液可以包括，例如溶解在溶剂中的聚合物。糊料可以包括，例如具有高介电常数(“高K”)填料/陶瓷填料或功能物相的聚合物-溶剂溶液。适合于作为糊料或溶液的聚合物可以包括但并不限于，例如环氧或聚酰亚胺树脂。高K功能物相可以被定义为介电常数大于500的材料，可以包括通式为ABO3的钙钛矿型化合物。适用的填料包括，例如晶状钛酸钡(BT)，钛酸钡锶(BST)，锆钛酸铅(PZT)，钛酸铅镧，锆钛酸铅镧(PLZT)，铌酸铅镁(PMN)，和钛酸钙铜。填料可以是粉末形式的。一种适用的高K填料物相是从Ferro Corporation，Tam Ceramics或Fuji Titanium获得的钛酸钡。
出于其他原因，介电常数低于500的功能物相也可能是适用的。这些材料可以包括钛，钽，铪和铌的氧化物。
如果介电材料312是热塑性的，或者只是部分固化的，则可以在热量和压力下将两片经过涂布的金属箔300以图5A中箭头所示方向层压在一起，形成附图5B中所示的层压结构320。
如果介电材料312是热固性的，则可以将粘性薄层应用于一个或两个介电层312上。商用热固性介电材料包括从E.I.du Pont de Nemours and Company获得的聚酰亚胺级产品。
参见图5B，层压从层312形成单个介电材料324。例如，制得的介电材料324可以是一个薄层，层压之后大约4-25微米。平面电容层压体的一个实施方式是铜-介电材料-铜层压体。可以用来形成金属-介电材料-金属结构的嵌入式电容的材料和方法包括Vantico授权给Motorola的Probelec 81CFP和经过树脂涂布的箔产品，例如从Hitachi Chemical Company获得的MCF 6000E，从Mitsui Metal and Smelting Co.，Ltd.获得的MR-600，从Matsushita ElectricWorks，Ltd.获得的R-0880，和从Sumitomo Bakelite Co.，Ltd.获得的APL-4000。
另一种形成介电材料324的方法可以是，在箔310上浇铸经过填充或未经填充的热塑性聚合物，将未经涂布的第二箔直接层压至经过填充的热塑性聚合物。而另一种制造方法包括以单个膜独立地形成介电层324，并使用热量和压力将其层压至第一箔310和第二箔310。另一种制造方法包括以单个膜独立地形成介电层324，并在所述独立形成的介电层的两侧溅射金属晶种层，然后采用无电或电解电镀技术，在该晶种层上镀敷其他金属。适用的电容层压体包括从E.I.du Pont de Nemours and Company获得的InterraTMHKO4系列，从E.I.duPont de Nemours and Company获得的InterraTMHK11系列，Sanmina授权的BC-2000和BC-1000层压体，从Oak-Mitsui Technologies获得的FaradFlex系列，从Rohm and Haas Electronic Materials获得的InSiteTM嵌入式电容系列，从Gould Electronics获得的TCCTM，和从3M获得的C-Ply。
图6A-6B以侧视图方式说明制备用于制造电源芯线器件的平面电容层压体的通用方法。
图6A以侧视图方式表示了附图5B的平面电容层压体320。在每个箔310上应用光刻胶(在图6A中未示出)。但是，只有一个光刻胶成像并显影，因此只蚀刻一个箔310。然后采用标准印刷线路板加工条件剥离所有剩余的光刻胶。一种适用光刻胶的实例是从E.I.du Pont de Nemours and Company获得的Riston光刻胶。
图6B以侧视图方式表示了制得的经过蚀刻的层压体340，图中层压体的一侧被蚀刻而清除了部分箔310，而其他箔310保持完整。
参见图7，包含厚膜形成于箔上的电容240的箔210被层压至平面电容层340。这种形成于箔上的电容器结构可以是反转的，箔的元件面被层压至平面电容层压体340的蚀刻侧，形成如附图7中所示的电源芯线结构子部分。或者，形成于箔上的电容器结构的箔侧可以被层压至平面电容层压体的蚀刻侧。例如，可以用FR4环氧预浸料坯360采用标准印刷线路板加工方法进行层压。在一个实施方式中，可以使用环氧预浸料坯型106。适用的层压条件可以是，在抽空至28英寸汞柱的真空室中，以185℃，208磅/平方英寸(表压)处理1小时。硅橡胶压力垫和平滑的PTFE填充玻璃剥离片可以与箔210和310接触，防止环氧树脂将层压片粘合在一起。介电预浸料坯和层压材料可以是任何种类的介电材料，例如标准环氧树脂，高Tg环氧树脂，聚酰亚胺，聚四氟乙烯，氰酸酯树脂，填充树脂体系，BT环氧树脂，和能提供绝缘的其他树脂和层压体。剥离片可以接触箔，以防止环氧树脂将电路层之间的层压片粘合在一起。制得的子部分400一侧被箔210密封，另一侧被箔310密封。
本领域技术人员能够理解，电源芯线的替代设计可以包括将所述单个电容层元件侧层压至所述经过布图的平面电容层压体。这些方法需要不同的蚀刻图案和通路构造，以连接合适的层。这些替代设计可以达到相同的设计要求。
上述的器件实施方式(即面向下)还可以使用另一种蚀刻图案来产生相似的电气功能。参见图8，层压之后，光刻胶被施加至形成于箔上的电容箔210和平面电容箔310。光刻胶被成像，显影，并蚀刻金属箔，采用标准印刷线路板加工条件剥离光刻胶。蚀刻在箔210中形成沟道265，切断第一电极230和箔210之间的电连接，从箔210形成第二电极270。还可以从箔210形成任何相关的电路。蚀刻还在平面电容箔310上形成电极280和相关电路。
应当理解，可以通过其他顺序的层压形成电源芯线，例如首先将图6中所示平面电容层压体340的成像侧层压至其他印刷线路板层，在未成像的箔310上施加光刻胶，蚀刻箔，剥离光刻胶，然后将嵌入式单个电容层层压至平面电容层压体。
图9-15表示图8产生电源芯线器件的成品实施方式在正视方向上的各种剖面图。电源芯线结构500包括平面电容层压体340和嵌入式单个电容器240，该结构可结合到多种封装中，称作“电源芯线封装”。电源芯线封装可以是印刷电路板、IC封装、模块、插件等。
图9是电源芯线结构500在正视方向上的剖面图，其中，已在芯线上层压了另外的预浸渍层460和金属化层410。此外，已经形成钻孔、电镀的通孔通路420。这些通孔通路420经过金属化并填充导电糊料或油墨，或不导电的材料。
图10是对称(平衡)叠合电源芯线配置在正视方向上的剖面图。如果考虑了机械性能如避免翘曲时可以采用电源芯线结构的这种实施方式来加以保证。这代表了本发明的一个实施方式，其中的电源芯线结构包括多个嵌入的单个电容层和多个平面电容层。
图11是一种电源芯线在正视方向上的剖面图，其中在该芯线上已施加(一般进行层压)介电膜520的组合“叠合”层。叠合层可以对称排列或不对称排列在电源芯线周围。可以应用(层压)该叠合层作为涂布在金属层(例如铜箔)上的介电膜、液体(旋转涂布或帘涂)、或树脂，或作为增强的预浸体例如B-阶段树脂。增强物可以是织物或非织造织物，无机物(例如玻璃)或有机物(例如芳族聚酰胺纤维)。
图12是具有另外的“叠合”层的电源芯线结构在正视方向上的剖面图，这些层包含在叠合层表面上金属化微通路连接和电路。微通路640可通过激光钻孔、光刻、或控制深度的机械钻孔来形成。可通过沉积金属晶种层，例如化学镀铜，来达到叠合层表面和微通路孔壁的初始金属化。可通过沉积在表面的催化剂，例如在一个实施方式中的铂，或分散在整个叠合层中的催化剂或金属前体达到沉积晶种层。或者，叠合层被金属化层(铜箔)覆盖，钻出微通路后，在该叠合层上沉积金属晶种层。
图13是包含在叠合层表面上的布图导体的电源芯线结构在正视方向上的剖面图。以在叠合层上面的邻近金属覆盖物开始，采用半添加剂方法(SAP)、“帐篷(tent)&蚀刻”法、图案电镀法或改进的面板/帐篷&蚀刻法在导体上形成图案。图13所示是在叠合成表面上的图案导体660。
微通路640可以在电镀过程(“电镀闭合(plating shut)”)中填充电镀铜680，填充导电油墨或糊料，填充非导电材料，或让其不被填充，而被施加在第一介电叠合层上面的第二介电叠合层填充。
图14是包含叠合层表面上的布图导体和以类似方式成形、金属化和布图的后面叠合层的电源芯线结构在正视方向上的剖面图。图14还说明在叠合介电体中结合了平面电容层720。微通路相对于下面微通路的位置而堆叠，或者它们交错。堆叠的通路必须用金属填充。然后，该封装可以在高温焊接步骤中连接到触发器的隆起焊盘上，并在低温焊接步骤中通过焊接接点连接到印刷电路板上。应理解，通过X-Y轴中的导体以及Z轴上的通路，通常是铜的导体特征形成至焊接点的贴近连接。
图15所示是还在以结合到叠合介电层上的单个电容器740。
图16说明电源芯线器件的一个实施方式，其中，电源芯线结构已在高温焊接步骤连接到触发器780的隆起焊盘760上，并在低温焊接步骤通过焊接接点790连接到印刷电路板上。
图16所示是嵌入式单个电容器(有第一和第二电极)至半导体器件的至少一个末端的连接，例如在一个实施方式中，连接到触发器780。该半导体器件可以是集成电路。
图17说明电源芯线器件的另一个实施方式。嵌入的单个电容器810平联连接到平面电容器840作为电源芯线，其中平面电容层形成为叠合微通路的膜层，形成触发器球-栅格阵列结构的顶层。该实施方式的电源芯线器件可以使用填充陶瓷的聚合物膜830来构成平面电容器的介电体。聚合物膜可以层压作为在下面微通路叠合层的随后叠合构成的部分。下层具有可用作平面电容器的一个电极的金属部分(通常是铜)。聚合物膜层压后，在该聚合物膜上进行金属化。具体地，考虑到集成电路的信号和电源/接地末端的线路(routing)，形成微通路和金属化线路。该结构还具有通过焊接隆起焊盘来固定集成电路的焊盘。此外，形成顶电极，完成平面电容器结构。平面电容器电连接到合适的电源和接地特征820。
本发明的电源芯线器件包括一种电源芯线结构，该结构通过至少一个信号层互连。该器件可包括一个以上的信号层，这些信号层通过导电通路连接。
本发明中可采用垂直互连的例子(通路-填充、印刷、蚀刻、电镀隆起焊盘)，其中分别制造各个层，然后在一个步骤中层压。埋置式平面电容器和埋置式分立电容器的组合也可应用到所谓的“无—芯线/堆叠通路封装”。这样的一个例子是Any Layer Interstitial Via Hole(ALIVH)法(通过Matsushita获得)。ALIVH法也可以结合平面电容器和分立电容器。另一种这样的堆叠通路法是B2it process(通过Toshiba公司获得)，其中可以类似的方式结合平面电容器和分立电容器。其它例子包括Neo Manhattan Bumpinterconnection(NMBI)(North Corp.)以及形成图案的预浸层压法(PALAP)(Denso Corp.)。
本发明的器件可选择自插板、印刷电路板、多芯片模块、区域阵列封装、系统上封装、系统内封装，等等。
实施例设计并测试了一种包含平面电容层压体和分立嵌入式陶瓷电容的结构。平面电容层压体形成电源分布面，嵌入式电容被设计成安放在两个内部金属层上。具有三种不同的电容设计A型，B型和C型。对于每种类型，具有1平方毫米，4平方毫米和9平方毫米有效电容尺寸(面积)的多个电容被安放在两个内部金属层上。电容设计的区别在于相对位置和箔电极尺寸，介电材料尺寸，和丝网印刷的铜电极的尺寸。它们的设计区别还在于，隔绝两个同箔电极的间隙(间距)，将嵌入式电容连接至下一个上方金属层的通路位置和数量也不相同。例如，在9平方毫米尺寸的电容中，A型设计的特点是具有4个通路连接，B型具有28个通路，C型具有52个通路。对于所有三种类型，丝网印刷的导体形成电容的一个电极，被介电材料与丝网印刷的导体分隔的箔作为另一个电容电极。
如图18中所示的A型分立电容设计从箔侧观察时，具有方形外形，连接丝网印刷导体的箔电极(900)延伸通过电容宽度。该电极被250微米的间距(920)与作为另一个电容电极的第二箔电极(910)分开。这个间距延伸通过电容宽度。延伸通过电容宽度的第二箔电极具有为该电容长度约4/5的长度。在电容上方的下一个金属层上形成直径为150微米的通路连接(930)，从两个电极中的每一个的箔侧观察时，发现该通路连接被安放在右上角落中。对于所有尺寸，在每个电极中使用两个通路。
如图19中所示的B型分立电容设计，从箔侧观察时，具有方形外形，两个箔电极(1000，1005)被连接至丝网印刷的导体。每个电极都在电容顶部和底部延伸通过电容宽度，其长度分别是电容长度的约1/5。这些电极被延伸通过电容宽度的250微米间距(1020)与作为另一个电容电极的第二箔电极(1010)分开。该第二电极(1010)长度比电容长度的3/5略小。在电容上方的下一个金属层中形成直径为150微米的通路连接(1030)，并被均匀排列成行，在电容顶部和底部通过电容电极的宽度，连接至丝网印刷的导体。电容的第二电极具有沿着电容每侧长度分布的一排通路。对于9平方毫米尺寸，使用28个通路。
如图20中所示的C型分立电容设计，从箔侧观察时，具有方形外形。连接至丝网印刷导体的箔电极(1100)形成围绕第二电容电极(1100)的方形“像框”状部件。该第二电容电极也是方形的，被250微米的连续间距(1120)与围绕的第一电极分开。到达电容上方下一个金属层的150微米直径通路连接(1130)均匀分布在连接至丝网印刷导体的第一电容电极的所有4个侧面上，对于9平方毫米尺寸具有总共32个通路。对于9平方毫米尺寸，电容的第二电极具有20个通路，均匀分布在电极周围。
测量具有和没有通路连接时单个电容的电参数(电容值，电阻值，电感值)。测量单个电容的阻抗对频率响应，将测得的响应与模拟模型作出的曲线进行对比。然后使用模型模拟多个电容阵列的阻抗，对嵌入式电容阵列应用保守和先进的设计规则。
结论利用Vector网络分析仪和使用SOLT校准的两端口测量方法，测量没有通路连接的1，4和9平方毫米尺寸的A，B和C型电容的电容值，电阻值和电感值。使用具有500微米间隙的同轴接地-信号探针测量电容S参数，计算电容的实和虚的阻抗分量。在表1(没有通路)和表2(具有通路)中，电容1，4，9是A型设计，电容2，5和8是B型设计，电容3，6和7是C型设计。电容1到3是1毫米×1毫米尺寸，电容4-6是2毫米×2毫米尺寸，电容7到9是3毫米×3毫米尺寸。
表1没有通路

这说明，正如所希望的，电容值随着尺寸增加，不会因为设计类型而有很大变化。所有三种类型的电感值在没有通路连接时是非常接近的。使用相同的设备和方法测量了具有通路连接时A，B和C型电容的相同参数。
表2具有通路

这些数据说明，电容类型和通路数量及位置在很大程度上影响电容的电阻值和电感值。
测量具有和没有通路连接的两个C型电容的阻抗对频率响应。对于以上列出的电容3，结果表明，具有和没有通路时的阻抗约为30毫欧，该电容因为通路连接而产生的共振频率偏移为从没有通路时的大约900兆赫到具有通路时的大约500兆赫。对于电容6，没有通路时的结果表明，共振频率约为350兆赫时的阻抗约为10毫欧，具有通路时，共振频率约为200兆赫时的阻抗约为20毫欧。
观察到不同尺寸的两种电容所测得的频率响应和模拟的响应之间具有良好的相关性。
对具有和没有通孔电感影响的平面电容进行平面电容阻抗对频率响应的模拟。通孔互连面积约为总面积的1％。一个没有通孔电感的平面电容的频率响应在大约300兆赫的共振频率下具有大约80毫欧的阻抗，而两个具有通孔电感的平面电容的频率响应在大约250兆赫的共振频率下具有大约30毫欧的阻抗。
根据测得的结果和各种独立电容的模拟结果，应用电容之间的最小间隙为500微米的保守设计规则对64个分立嵌入式电容阵列进行模拟。选择不同尺寸和不同共振频率的电容，使电容阵列的阻抗响应给出相当均匀的低阻抗值。在100兆赫到1千兆赫范围内获得的阻抗小于约40毫欧。
根据测得和模拟的结果，对每侧尺寸为1.15到2.5毫米的电容阵列应用更苛刻的间隙设计规则，在100兆赫到1千兆赫频率范围内，获得0.7毫欧的阻抗。
为排布在38微米厚度基片上的100个未耦联传输线设计模拟模型，该基片的相对介电常数为3.8，基片与电源面分开。传输线间隔为10密耳，长15毫米，宽2.82密耳，每根线都以对电源面和接地面为99欧姆的电阻终止(50欧姆的线终端)。一种情况下，电源面位于与接地面相对的14微米厚度基片上。基片的相对介电常数为3.8，损耗角正切为0.02。在另一种情况下，电源面位于与接地面相对的14微米厚度基片上，相对介电常数为11，损耗角正切为0.02。使用产生5千兆赫方波位流，80皮秒脉冲宽度，20皮秒上升和下降时间的输出驱动器驱动所有100根传输线，获得中位传输线的“眼”状图案响应。对于第一种情况的眼状图案，电源面基片的介电常数为3.8，获得的眼状开口高度为2.4799伏。对于第二种情况的响应，相同条件和电源面基片的介电常数为11时，眼状开口高度为2.6929伏特，比第一种情况有明显的增加。将传输线之间的间隙调整为3密耳，产生50对耦联线。其他所有条件保持相同，获得眼状图案的响应。对于这种耦联线的第一种情况的眼状图案，电源面基片的介电常数为3.8时，眼状图案的开口高度为2.5297伏特。对于耦联线的第二种情况，在相同条件下，电源面基片的介电常数为11时，眼状图案的开口高度为2.6813伏特，比第一种情况有所增加。较高介电常数的电源面基片又一次导致改善眼状图案响应。
对除了平坦电源面基片之外还包括分立去耦电容的配置构建进行同步切换噪声(SSN)分析的模拟模型。这个模拟模型在38微米厚度基片上具有50对耦联传输线，基片的相对介电常数为3.8，基片与电源面分开。传输线间隔3密耳，长15毫米，宽2.82密尔，每根线都以对电源面和接地面为99欧姆的电阻终止(50欧姆的线终端)。在一些情况下，电源面位于与接地面相对的14微米厚度基片上。基片的相对介电常数为3.8，损耗角正切为0.02。在其他情况下，电源面位于与接地面相对的14微米厚度基片上，基片的相对介电常数为11，损耗角正切为0.02。用产生5千兆赫方波位流，80皮秒脉冲宽度，20皮秒上升和下降时间的输出驱动器同步驱动所有100根传输线，获得电源面上产生的噪声电压。对不同种类，SMT或嵌入式分立电容，和电容数量进行分析。电容位于驱动器的某处或者靠近传输线的末端。
在一种情况下，将具有50对耦联线(总共100根传输线)，25个SMT电容的配置安放在传输线的驱动器末端处，在线对1开始的每隔一个线对处，下一个在线对3开始，在线对50结束。平坦电源面基片的介电常数为3.8。每个SMT电容具有100纳法的电容值，大约205皮亨的等效串联电感值(ESL)和100毫欧的等效串联电阻值(ESR)。使用80皮秒脉冲宽度，20皮秒上升和下降时间的5千兆赫方波位流来同步驱动所有100根传输线，并测量电源面上的噪声电压。对每个电容具有1纳法电容值，大约33皮亨等效串联电感值(ESL)和9毫欧等效串联电阻值(ESR)的嵌入式分立电容重复上述操作。该配置中的平坦电源面基片的介电常数为11。平坦电源面基片介电常数为3.8的25个SMT电容的电源面上电压变化具有大约-0.1伏到+0.15伏的峰到峰电压变化，而平坦电源面基片介电常数为11的25个嵌入式分立电容的电源面上电压变化具有大约-0.05伏到+0.05伏的峰到峰电压变化。使用嵌入式电容和较高介电常数平坦电源面基片，由输出驱动器的同步切换产生的电源面噪声降低很明显。
向SMT模型添加附加的SMT电容，确定能提供嵌入式电容器配置的等效噪声降低的SMT电容数量。模拟50个，75个和100个SMT电容。将电容安放在每个线对的驱动器末端处，获得50个SMT电容的配置。添加第二组电容，分别位于每隔一个线对的驱动器末端处，获得75个电容的配置，添加SMT电容，在第一对到第五十对传输线的驱动器末端处形成2乘50的电容阵列，获得100个电容的配置。
平坦基片介电常数为3.8的50个SMT电容的电源面上电压变化具有大约-0.12伏到+0.12伏的峰到峰电压变化。平坦基片介电常数为3.8的75个SMT电容的电源面上电压变化具有大约-0.1伏到+0.1伏的峰到峰电压变化。平坦基片介电常数为3.8的100个SMT电容的电源面上电压变化具有大约-0.075伏到+0.1伏的峰到峰电压变化。所有4个SMT电容器配置，在输出驱动器的同步切换下，都产生了比具有25个电容，而且电源面介电常数为11的嵌入式分立电容器配置更高的电源面噪声，或电压变化。
权利要求
1.一种包括电源芯线的器件，所述电源芯线包括至少一个嵌入式单个电容层，含有至少一个嵌入式单个电容；和至少一个平面电容层压体；其中，所述平面电容层压体作为低电感值通路，向所述嵌入式单个电容提供电荷；所述嵌入式单个电容并联地连接至至少一个所述平面电容层压体；所述电源芯线互连到至少一个信号层。
2.如权利要求1所述的器件，其特征在于，电源芯线包含多个嵌入式单个电容层和多个平面电容层压体。
3.如权利要求1所述的器件，其特征在于，所述嵌入式单个电容器包含至少第一电极和第二电极。
4.如权利要求3所述的器件，其特征在于，所述嵌入式单个电容器的第一电极和第二电极连接到半导体器件的至少一个电源末端。
5.如权利要求4所述的器件，其特征在于，所述半导体器件是集成电路。
6.如权利要求1所述的器件，其特征在于，所述器件包含一个以上的信号层，所述信号层通过导电通路连接。
7.如权利要求1所述的器件，其特征在于，所述器件选择自插板、印刷电路板、多芯片模块、区域阵列封装、系统上封装和系统内封装。
8.一种制造器件的方法，包括提供至少一个具有布图侧和未布图侧的平面电容器；提供至少一个箔结构，该结构包含至少一个形成在箔上的单个电容器，所述电容器具有箔侧和元件侧；以及将所述箔结构的所述元件侧层压至所述平面电容器结构的所述布图侧；蚀刻所述箔结构的所述箔侧和蚀刻所述平面电容器结构的未布图侧，形成电源芯线；以及在所述电源芯线上形成至少一个信号层。
9.一种制造器件的方法，包括提供至少一个具有布图侧和未布图侧的平面电容器；提供至少一个箔结构，该结构包含至少一个形成在箔上的单个电容器，所述电容器具有箔侧和元件侧；以及将所述箔结构的所述箔侧层压至所述平面电容器结构的所述布图侧；蚀刻所述箔结构的所述箔侧和蚀刻所述平面电容器结构的未布图侧，形成电源芯线；以及在所述电源芯线上形成至少一个信号层。
10.如权利要求8或9所述的方法，其特征在于，所述信号层通过将介电层施加在所述电源芯线的一个表面或两个表面上形成；形成包含在所述介电层上的一个或多个信号线的电路；以及形成包含所述信号线的层之间的导电互连。
11.如权利要求10所述的方法，其特征在于，所述层间导电互连是导电通路。
12.如权利要求8或9所述的方法，其特征在于，连接另外的无源元件并外延到所述电源芯线。
13.如权利要求8或9所述的方法，其特征在于，在同一层中放置信号线、电阻器或它们的组合并将它们互连作为所述单个电容器。
14.一种制造器件的方法，包括提供至少一个具有第一布图侧和第二布图侧的平面电容器；提供至少一个箔结构，该结构包含至少一个形成在箔上的单个电容器，所述电容器具有箔侧和元件侧；以及将所述箔结构的所述元件侧层压至所述层压体箔对；形成至少一个信号层；蚀刻所述箔层压体箔对的所述箔侧；蚀刻所述平面电容器结构的所述未布图侧；以及层压形成器件。
15.如权利要求14所述的方法，其特征在于，各层通过导电通路互连到其它层。
16.如权利要求15所述的方法，其特征在于，采用选自下面的方法形成所述导电通路用导电材料填充通路，用导电材料电镀通路和在箔上形成导电隆起焊盘。
17.一种制造器件的方法，包括提供至少一个具有布图侧和未布图侧的平面电容器；提供至少一个箔结构，该结构包含至少一个形成在箔上的单个电容器，所述电容器具有箔侧和元件侧；以及将所述箔结构的所述箔侧层压至所述平面电容器结构的所述布图侧；蚀刻所述箔结构的所述箔侧和蚀刻所述平面电容器结构的未布图侧，形成电源芯线；形成预制成的信号线组件；以及连接所述电源芯线和所述预制成的信号线组件。
全文摘要
本发明涉及一种包含电源芯线的器件，所述电源芯线包括包含至少一个嵌入式单个电容的至少一个嵌入式单个电容层；和至少一个平面电容层压体；其中所述平面电容层压体作为低电感值通路，向至少一个嵌入式单个电容提供电荷；而且其中所述至少一个嵌入式单个电容被并联连接至至少一个所述平面电容层压体；以及其中所述电源芯线互连到至少一个信号层。
文档编号H01L21/48GK1819184SQ200510136158
公开日2006年8月16日 申请日期2005年12月21日 优先权日2004年12月21日
发明者D·I·小埃米, S·班纳吉, W·J·博兰, D·R·麦格雷戈, A·N·斯里雷, K·H·迪茨 申请人:E.I.内穆尔杜邦公司