专利名称：一种可增加浮栅耦合电压的eeprom制作方法
技术领域：
本发明涉及一种半导体制造工艺，尤其涉及一种可增加浮栅耦合电压 的EEPROM制作方法。
背景技术：
目前随着半导体制造技术的日益发展，尤其在存储器单元的设计方 面，为了提高竞争力，需要尽最大可能縮小单元面积，简化制作工艺。在 EEPROM (电擦除可编程只读存储器)中，为了保证cell (EEPROM的存储 单元)的可靠性，0N0 (即oxide-nitride-oxide,氧化膜氮化膜氧化膜 三明治结构，0N0主要用在EEPR0M、 FLASH、 DRAM工艺中作为绝缘层，有 漏电小、缺陷少等优点)的厚度不可能减少很多，所以操作电压和擦写速 率受到一定的限制。
发明内容
本发明要解决的技术问题是提供一种可增加浮栅耦合电压的EEPROM 制作方法，可以提高EEPROM擦写的效率或者降低擦写电压。
为解决上述技术问题，本发明方法除包括顺序步骤:成长高压氧化膜， 然后进行沟道刻蚀，成长一层沟道氧化物，成长一层的浮栅多晶体 (floating poly)，成长0N0、成长的二层多晶体(Poly2 )夕卜；还在进 行成长一层floating poly后，进行成长ONO前，进行浮栅(floating gate) 刻蚀。上述浮栅刻蚀的图案为一个方块或者由多个小方块组成。
本发明由于在传统EEPROM制作方法中增加一次floating gate刻蚀，
增大了0N0的电容，即增大floating gate的coupling ratio (耦合因 子)和耦合电压，提高擦写的效率或者降低擦写电压。
图1是传统的EEPROM具体实施的示意图2是本发明方法的一个具体实施例的示意图3是本发明方法的另一个具体实施例的示意图4是本发明方法中进行浮栅刻蚀的图案1; 图5是本发明方法中进行浮栅刻蚀的图案2;
图6是本发明方法与传统方法的效果对比图，其中图a为传统方法下 常的EEPROM储单元结构，图b为图2所示的增加浮栅刻蚀的EEPROM存 储单元结构，图c为图3所示的增加浮栅刻蚀的EEPROM存储单元结构。
具体实施例方式
下面结合附图及具体实施例对本发明作进一步详细的说明。 如图1所示，为传统的EEPROM制作方法流程，包括如下顺序步骤成长 高压氧化膜，然后进行沟道(tunnel)刻蚀；成长一层沟道氧化物(tunnel oxide);成长一层的浮栅多晶体(floating poly);成长0N0;成长的二 层多晶体(Poly2 )等。
本发明则在上述传统的EEPROM制作方法流程上增加了一次floating gate刻蚀来增大ONO的电容，即增大floating gate (浮栅)耦合电压来 提高擦写的效率或者降低擦写电压。本发明原理在于由于EEPROM的擦 写是利用FN遂穿来实现的，需要一定的电场强度( 10MV/cm)，由于 reliability (可靠性)的考虑所以ONO和tunnel oxide的厚度已经不可
能再继续的减薄，所以在保证擦写效率的前提下，操作电压也不可能减小。
因此本发明的解决办法是增加一次floating gate刻蚀来增大0N0面积， 那么0N0的电容(C。M,)也随之增大，而擦写的效率也可以随之增大，或 者擦写电压也可随之降低。
下面结合具体实施例来进一步描述本发明。
实施例1:
如图2所示，是本发明方法的一个具体实施例。
如图2，与通常的EEPROM的制作一样，本实施例中也是首先成长高 压氧化膜，然后进行tunnel刻蚀；再成长一层80A的tunnel oxide;再 成长一层1500A的floating poly;本实施例与传统方法不同之处，即此 时增加了一步，即Floating gate刻蚀，本例中即为在tunnel window上 面挖坑；再进行0N0成长，厚度为60/60/60A (埃)；再进行Poly2成 长，厚度为2000A;接下来的步骤和通常的EEPROM的制作方法相同。
实施例2:
如图3所示，是本发明方法的另一个具体实施例。
本例与图2所示实施例的最重要区别在于Floating gate刻蚀图案不 同，上例中为在tunnel window上面挖坑，而本例中为保留tunnel window 上的poly，而把旁边的poly挖掉。
图6是本发明方法与传统方法的效果对比图，其中图a为传统方法下 常的EEPROM储单元结构，图b为图2所示的增加浮栅刻蚀的EEPROM存 储单元结构，图c为图3所示的增加浮栅刻蚀的EEPROM存储单元结构。
下面我们来把增加一次EEPROM floating gate刻蚀后(包含不同的
floating gate etch图案)，和通常的制作过程的EEPROM Cell的ONO 电容和擦写耦合率做一比较。 根据电容计算公式<formula>formula see original document page 6</formula>
我们通常的EEPROM CELL 的面积为S=l. 2*1=1. 2um'2 在增加Floating gate刻蚀之后，我们这里用采取图4图案进行刻蚀 来举例说明，EEPROM CELL ONO的面积为
<formula>formula see original document page 6</formula>上面公式中的0.08为增加Floating gate刻蚀后，Floating gate 刻蚀的深度。
在增加Floating gate刻蚀之后，0N0的面积和电容为原来的S， / S=1.34。
我们读写的耦合因子(coupling ratio)可由下面二式得出
<formula>formula see original document page 6</formula>下面我们来计算一下增加Floating gate刻蚀之后读写的coupling ratio的变化，计算中所使用的一些参数为O. 18umEEPR0M的常见值，ONO 为60/60/60A， tunnel oxide厚度80A， tunnel size(读写窗口的大小) 0. 3um。
由上面的coupling ratio计算公式，我们可以得出，通常的EEPROMCELL (0N0的面积为S二l. 2unT2)的 Kw和Ke分别为0. 59和0. 87，而 通过增加Floating gate刻蚀之后EEPROM CELL(S' 二 3 unf2)的 Kw和 Ke分别为O. 68和O. 89。
由此可知，在增加一次Floating gate刻蚀后，读写的耦合因子Kw和 Ke都分别比原来提高很多，这样就可以在操作电压不变的情况下，真正 耦合到floating gate上的电压就会增加，也就是增加了 F-N的电流，所 以读写效率也会有相应的提高。
综上所述，本发明方法利用在Floating gate刻蚀之前增加一次光刻 层，在EEPROM的cell上面刻蚀一定的深度(本文用0. 5um来做例说明)， 这样0N0成长上去后，ONO的面积将会比原来的大很多(2. 5倍)，0N0 的电容也随之增大很多，那么擦写的coupling ratio也会相应的提高， 可相应的提高擦写的效率或者降低擦写电压。
权利要求
1、一种可增加浮栅耦合电压的EEPROM制作方法，包括如下顺序步骤成长高压氧化膜，然后进行沟道刻蚀以形成EEPROM的读写窗口，成长一层沟道氧化物，成长一层的浮栅多晶体，成长ONO，成长二层多晶体；其特征在于，在进行所述成长一层浮栅多晶体，进行成长ONO前，进行浮栅刻蚀。
2、 根据权利要求1所述的可增加浮栅耦合电压的EEPR0M制作方法，其 特征在于，所述浮栅刻蚀的图案为一个方块或者由多个小方块组成。
全文摘要
本发明公开了一种可增加浮栅耦合电压的EEPROM制作方法，该方法除包括顺序步骤成长高压氧化膜，然后进行沟道刻蚀，成长一层沟道氧化物，成长一层的浮栅多晶体，成长ONO、成长的二层多晶体外；还在进行成长一层后，进行成长ONO前，进行浮栅刻蚀。上述浮栅刻蚀的图案为一个方块或者由多个小方块组成。本发明由于在传统EEPROM制作方法中增加一次floating gate刻蚀，增大了ONO的电容，即增大floating gate的coupling ratio和耦合电压，可以提高EEPROM擦写的效率或者降低擦写电压。
文档编号H01L21/02GK101188196SQ20061011844
公开日2008年5月28日 申请日期2006年11月17日 优先权日2006年11月17日
发明者孙亚亚, 龚顺强 申请人:上海华虹Nec电子有限公司