专利名称：分离栅极式存储单元及其形成方法
技术领域：
本发明有关于一种半导体存储器技术，特别是有关于一种具有分离栅极结构的快闪存储单元及其制造方法。
背景技术：
半导体存储装置通常可应用各个不同装置类型，例如EPROM、EEPROM或是闪存装置。现在，快闪存储器，例如分离栅极式闪存，已广泛应用于大容量非易失性存储器技术中。典型的分离栅极式闪存包括一分离栅极结构，其具有一存储电荷的浮置栅极和一控制存储电荷的控制栅极。分离栅极结构还包括一栅极介电薄层或是隧道氧化薄层，其形成在浮置栅极与衬底的有源区之间；一层间介电层，其形成在浮置栅极与控制栅极之间。
图4示出一传统的分离栅极式存储器阵列平面示意图，而图5A和图5B则分别示出图4中沿III-III’线和IV-IV’线的剖面示意图。分离栅极式存储器阵列包括多个分离栅极式存储单元。请参照图5A，分离栅极式存储单元包括一半导体衬底400，其具有一有源区400a，由一对浅沟槽隔离(STI)结构400b所分隔而成。一多晶硅浮置栅极402设置在衬底400上且通过一栅极介电层401与其绝缘。一多晶硅控制栅极(字线)侧向邻近于浮置栅极402，并通过一多晶硅层间介电层408和由局部硅氧化(LOCOS)所形成的一厚上盖氧化层406而与其绝缘。一源极区411和一漏极区(未示出)形成在分离栅极结构两侧的衬底400内。
请参阅图4和图5A，浮置栅极402与该对STI结构400b局部重叠。为了避免两相邻的存储器单元发生短路，两相邻的浮置栅极402之间或两相邻的有源区400a必须保持适当的间距。因此，受限于较大的有源区400a的间距(即，两相邻的有源区400a间距S，如图4或图5A所示)，难以增加存储器单元密度并且无法进一步提高集成电路的性能。另外，受限于上盖氧化层406的厚度，无法进一步提高源极耦合率。本领域普通技术人员都知道，源极耦合率是一般作为估算编程和擦除效率大小程度的标准。增加存储器单元的源极耦合率可增加编程和擦除效率。
因此，有必要寻求一种新的分离栅极式存储单元，它具有较高的源极耦合率，同时又能缩小有源区的间距。
发明内容
有鉴于此，本发明提供一种分离栅极式存储单元及其制造方法，它通过改变浮置栅极和上盖层的形成方式，以提高源极耦合率，同时缩小有源区的间距。
根据上述的目的，本发明提供一种分离栅极式存储单元，其包括一衬底，衬底具有一有源区，其由一对形成于衬底内的隔离结构所分隔而成。一浮置栅极设置在衬底的有源区上并与其绝缘，且位于这对隔离结构之间而并未与其上表面重叠。一上盖层设置于浮置栅极上。一控制栅极设置于浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。
如上所述的分离栅极式存储单元，其中该对隔离结构为浅沟槽隔离结构；该上盖层的上半部具有大体上为矩形的轮廓；该上盖层由氧化硅所构成。而且根据上述的目的，本发明提供一种分离栅极式存储单元，其包括一衬底，衬底具有一对从其内形成的浅沟槽隔离结构，它突出于衬底上表面。第一多晶硅栅极设置于衬底上并与其绝缘，且夹在这对浅沟槽隔离结构之间而并未与其上表面重叠。一上盖氧化层设置于第一多晶硅栅极上。第二多晶硅栅极设置在第一多晶硅栅极的侧壁且与其绝缘并局部延伸至上盖氧化层的上表面。源极区形成在衬底内并靠近第一多晶硅栅极的一侧。
如上所述的分离栅极式存储单元，其中该上盖氧化层的上半部具有大体上为矩形的轮廓。
而且根据上述的目的，本发明提供一种分离栅极式存储单元的形成方法。提供一衬底，其具有一有源区且由一对形成在衬底内的隔离结构所分隔而成。在衬底的有源区上形成一浮置栅极，其中浮置栅极与衬底绝缘，且位于这对隔离结构之间而并未与其上表面重叠。在浮置栅极上形成一上盖层。在浮置栅极的侧壁形成一控制栅极，其中控制栅极与浮置栅极绝缘并局部延伸至上盖层的上表面。在衬底内并靠近浮置栅极的一侧形成一源极区。
如上所述的分离栅极式存储单元的形成方法，其中该对隔离结构为浅沟槽隔离结构；该方法中形成该浮置栅极与该上盖层包括在该衬底上依次形成第一介电层和导电层，其中该导电层位于该对隔离结构之间且并未与其上表面重叠；在该导电层上形成一掩模图案层，以局部露出该导电层作为浮置栅极区；向下凹陷该露出的导电层；在该凹陷的导电层上形成第二介电层，作为该上盖层；以及以该第二介电层作为蚀刻掩模，去除该掩模图案层和下方的该导电层与该第一介电层，而露出该衬底并保留部分的该导电层作为该浮置栅极。
如上所述的分离栅极式存储单元的形成方法，其中通过干蚀刻向下凹陷该导电层。
本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。
图1A至图1F示出根据本发明实施例的分离栅极式存储器阵列形成方法平面示意图。
图2A至图2D示出沿图1A、图1B、图1D和图1F中I-I’线的剖面示意图。
图3A至图3F示出沿图1A至图1F中II-II’线的剖面示意图。
图4示出传统分离栅极式存储器阵列平面示意图。
图5A至图5B分别示出沿图4中III-III’线和IV-IV’线的剖面示意图。
其中，附图标记说明如下公知400半导体衬底400a有源区400b浅沟槽隔离结构401栅极介电层402多晶硅浮置栅极
406上盖氧化层408多晶硅层间介电层410多晶硅控制栅极411源极区S间距本发明100衬底100a有源区100b隔离结构101介电层102导电层102a浮置栅极104掩模图案层106上盖层108中间介电层110控制栅极111源极区具体实施方式
本发明关于一种改进的分离栅极式存储单元及其制造方法，其具有较高的源极耦合率，同时又能缩小有源区的间距。请参照图1F、图2D和图3F，其中图1F示出根据本发明实施例的分离栅极式存储器阵列平面示意图，而图2D和图3F分别示出沿图1F中I-I’线和II-II’线的剖面示意图。存储器阵列包括多个分离栅极式存储单元。每一存储单元包括一衬底100，例如一硅衬底或其他半导体衬底。一对隔离结构100b形成在衬底100内并突出于其上表面。在本实施例中，隔离结构100b可为通过公知隔离技术所形成的场氧化层，而优选为浅沟槽隔离(STI)结构。此隔离结构100b在衬底100中限定出一有源区100a，用以在衬底100上形成存储单元的分离栅极结构。
顶角具有尖端部的浮置栅极102a设置在衬底100的有源区100a上，并通过一介电层101而与衬底100绝缘。在本实施例中，浮置栅极102a可由多晶硅所构成且夹在突出的隔离结构100b之间而并未与隔离结构100b上表面重叠，如图2D所示。介电层101作为栅极介电层，可由氧化硅、氮化硅或其他可用的介电材料所构成，而优选为氧化硅。
一上盖层106，例如厚氧化硅层，设置在浮置栅极102a上。在本实施例中，上盖层106的上半部具有一大体为矩形的轮廓，如图3F所示。一控制栅极(字线)110设置在浮置栅极102a的侧壁，且通过一中间介电层108而与浮置栅极102a绝缘。中间介电层108可由高温氧化硅(high temperatureoxide，HTO)层、氮化硅或其他可用的介电材料所构成。控制栅极110可由多晶硅所构成且局部延伸至上盖层106的上表面。源极区111和漏极区(未示出)形成于衬底100内。源极区111靠近浮置栅极102a的一侧，而漏极区则靠近控制栅极110的一侧并与源极区111相对设置。
请参照图1A至图1F、图2A至图2D和图3A至图3F，其中图1A至图1F示出根据本发明实施例的分离栅极式存储器阵列的形成方法平面示意图；图2A至图2D示出沿图1A、图1B、图1D和图1F中I-I’线的剖面示意图；图3A至图3F示出沿图1A至图1F中II-II’线的剖面示意图。在图1A、图2A和图3A中，首先提供一衬底100，例如硅衬底或是其他半导体衬底。衬底100具有多对隔离结构100b，而在衬底100内限定出一有源区100a。隔离结构100b可为由传统局部硅氧化(LOCOS)或浅沟槽隔离(STI)技术所形成的场氧化硅层。在本实施例中，以浅沟槽隔离结构作为说明。为简化附图及其说明，图1A中仅绘示出两对浅沟槽隔离结构100b。请参照图2A，浅沟槽隔离结构100b突出于衬底100表面，这是制作浅沟槽隔离结构时，去除硬掩模(未示出)所致。
请参照图1B、图2B和图3B，在衬底100的有源区100a上形成一介电层101，用以作为栅极介电层。介电层101可由氧化硅、氮化硅或其他可用的介电材料所构成，并且通过公知沉积技术或是热氧化法形成。优选地，介电层101是通过热氧化法所形成的氧化硅层。另外，介电层101的厚度在50至200的范围，取决于装置的尺寸。在一实施例中，其厚度约90。在形成介电层101之后，可通过CVD，在其上形成一导电层(未示出)，例如一多晶硅层，并完全地覆盖浅沟槽隔离结构100b。之后，可对导电层进行回蚀刻工艺，例如CMP，并利用浅沟槽隔离结构100b作为停止层，使余留的导电层102大体夹在突出的浅沟槽隔离结构100b之间且高度与其齐平，如图2B所示。
请参照图1C和图3C，通过公知光刻和蚀刻工艺，在余留的导电层102上形成一掩模图案层104，以露出部分的浅沟槽隔离结构100b和导电层102，其中露出的导电层102作为浮置栅极区。掩模图案层104可由氮化硅所构成，其厚度约在1000至2000的范围，取决于后续形成的上盖层所需的厚度。在一实施例中，其厚度约为1600。
请参照图1D、图2C和图3D，可通过干蚀刻向下凹陷露出的导电层102而形成一倾斜的表面。在凹陷的导电层102与掩模图案层104所构成的空间填入一介电层(未示出)并覆盖掩模图案层104。介电层可为四乙基硅酸盐(TEOS)所构成的氧化物，并可通过低压化学气相沉积(LPCVD)或其他公知的沉积技术形成。之后，可对介电层实施一回蚀刻工艺，例如CMP，并利用掩模图案层104作为停止层。余留的介电层作为上盖层106，其上半部具有大体为矩形的轮廓，如图3D所示。
请参照图1E和图3E，通过蚀刻去除图1D和图3D中的掩模图案层104，以露出部分未被上盖层106所覆盖的浅沟槽隔离结构100b和导电层102。接着，利用上盖层106和露出的浅沟槽隔离结构100b作为蚀刻掩模，去除露出的导电层102而露出衬底100和余留部分的导电层102a作为浮置栅极。由于上盖层106下方的导电层102具有倾斜的表面，在依次去除掩模图案层104及其下方的导电层102之后，浮置栅极102a的顶角具有尖端部。接着，在衬底100上以及浮置栅极102a、上盖层106和露出的浅沟槽隔离结构100b的表面顺应性沉积一介电层108。此介电层108可由高温氧化硅(HTO)所构成并通过CVD形成。另外，介电层108的厚度约在100至200的范围，取决于装置的尺寸。在一实施例中，其厚度约为155。位于浮置栅极102a两侧的介电层108作为浮置栅极102a与后续形成的控制栅极之间的中间介电层。
请参照图1F、图2D和图3F，可通过CVD或其他公知的沉积技术，在图1E和图3E中的结构表面顺应性形成一导电层(未示出)，其可由多晶硅所构成。之后，通过蚀刻，以图案化该导电层而在浮置栅极102a的侧壁形成控制栅极(字线)110。控制栅极110通过中间介电层108而与浮置栅极102a绝缘，并局部延伸至上盖层106的上表面。接着对衬底100实施离子注入，以在其中形成源极区111和漏极区(未示出)。源极区111靠近浮置栅极102a的一侧，而漏极区靠近控制栅极110的一侧并与源极区111相对设置。可选择性地实施一驱入(drive in)工艺，使源极区111侧向延伸至浮置栅极102a下方，如图3F所示。如此一来，便完成本发明的分离栅极式存储单元(存储器阵列)的制作。另外，可通过蚀刻进一步去除露出的介电层101而露出衬底100。
在擦除方面，若降低耦合至浮电极的电压(Vfg)，分离栅极式存储单元的效率将得以提高。在编程方面，若提高Vfg，分离栅极式存储单元的效率将得以提高。
在擦除状态Vfg＝Vcg×GCR其中Vcg表示耦合至控制电极的电压，而GCR表示栅极耦合率。
在编程状态Vfg＝Vs×SCR+Vcg×GCR+Vd×DCRSCR+GCR+DCR＝1其中Vs及Vd分别表示施加于源极和漏极的电压，耦合至控制电极的电压，而SCR和DCR分别表示源极和漏极的耦合率。
由上述可知，增加存储单元的SCR和/或降低其GCR可提高存储单元的编程和擦除效率。
根据本发明，由于浮置栅极102a设置于浅沟槽隔离结构100b之间而并未与其上表面重叠，因此控制栅极与浮置栅极之间的电容会小于当浮置栅极与浅沟槽隔离结构上表面重叠的情况。也即，本发明相对于公知存储单元中浮置栅极与浅沟槽隔离结构上表面重叠的情况可具有较低的GCR，进而提高其编程和擦除效率。另外，由于本发明的上盖层106通过镶嵌法形成，所以可通过增加掩模图案层104的厚度而轻易地增加上盖层106的高度。也即，本发明的上盖层106高度可高于通过LOCOS所形成的上盖层，进而进一步降低GCR而相对地增加SCR。因此，可进一步提高编程与擦除效率。另外，由于浮置栅极102a并未与相邻的隔离结构100b上表面重叠，两相邻的浮置栅极102a之间或是两相邻的有源区100a之间的间距得以降低而增加存储单元的密度。因此，可进一步提高集成电路性能。
虽然本发明已以较佳实施例揭示如上，但其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，应该可以作出变化和修饰，因此本发明的保护范围当视权利要求书所界定的为准。
权利要求
1.一种分离栅极式存储单元，包括一衬底，具有一有源区，其由一对形成于该衬底内的隔离结构所分隔而成；一浮置栅极，设置于该衬底的有源区上并与其绝缘，且位于该对隔离结构之间而并未与其上表面重叠；一上盖层，设置于该浮置栅极上；一控制栅极，设置于该浮置栅极的侧壁且与其绝缘并局部延伸至该上盖层的上表面；以及一源极区，形成于该衬底内并靠近该浮置栅极的一侧。
2.根据权利要求1所述的分离栅极式存储单元，其中该对隔离结构为浅沟槽隔离结构。
3.根据权利要求1所述的分离栅极式存储单元，其中该上盖层的上半部具有大体上为矩形的轮廓。
4.根据权利要求1所述的分离栅极式存储单元，其中该上盖层由氧化硅所构成。
5.一种分离栅极式存储单元的形成方法，包括提供一衬底，其具有一有源区且由一对形成于该衬底内的隔离结构所分隔而成；在该衬底的有源区上形成一浮置栅极，其中该浮置栅极与该衬底绝缘，且位于该对隔离结构之间而并未与其上表面重叠；在该浮置栅极上形成一上盖层；在该浮置栅极的侧壁形成一控制栅极，其中该控制栅极与该浮置栅极绝缘并局部延伸至该上盖层的上表面；以及在该衬底内并靠近该浮置栅极的一侧形成一源极区。
6.根据权利要求5所述的分离栅极式存储单元的形成方法，其中该对隔离结构为浅沟槽隔离结构。
7.根据权利要求5所述的分离栅极式存储单元的形成方法，其中形成该浮置栅极与该上盖层包括在该衬底上依次形成第一介电层和导电层，其中该导电层位于该对隔离结构之间且并未与其上表面重叠；在该导电层上形成一掩模图案层，以局部露出该导电层作为浮置栅极区；向下凹陷该露出的导电层；在该凹陷的导电层上形成第二介电层，作为该上盖层；以及以该第二介电层作为蚀刻掩模，去除该掩模图案层和下方的该导电层与该第一介电层，而露出该衬底并保留部分的该导电层作为该浮置栅极。
8.根据权利要求7所述的分离栅极式存储单元的形成方法，其中通过干蚀刻向下凹陷该导电层。
9.一种分离栅极式存储单元，包括一衬底，具有一对从其内形成的浅沟槽隔离结构，其突出于该衬底上表面；一第一多晶硅栅极，设置在该衬底上并与其绝缘，且夹在该对浅沟槽隔离结构之间而并未与其上表面重叠；一上盖氧化层，设置在该第一多晶硅栅极上；一第二多晶硅栅极，设置在该第一多晶硅栅极的侧壁且与其绝缘并局部延伸至该上盖氧化层的上表面；以及一源极区，形成在该衬底内并靠近该第一多晶硅栅极的一侧。
10.根据权利要求9所述的分离栅极式存储单元，其中该上盖氧化层的上半部具有大体上为矩形的轮廓。
全文摘要
本发明揭示一种分离栅极式存储单元及其形成方法。一浮置栅极设置在一衬底上并与其绝缘。衬底具有一有源区，它由一对形成在衬底内的隔离结构所分隔而成。浮置栅极设置在该对栅极结构之间且不与其上表面重叠。一上盖层设置在浮置栅极上。一控制栅极设置在浮置栅极的侧壁且与其绝缘并局部延伸至上盖层的上表面。一源极区形成在衬底内并靠近浮置栅极的一侧。本发明的分离栅极式存储单元及其制造方法，具有较高的源极耦合率，同时又能缩小有源区的间距，可提高存储单元的编程和擦除效率，进一步提高集成电路性能。
文档编号H01L21/28GK101034721SQ200610129199
公开日2007年9月12日 申请日期2006年9月12日 优先权日2006年3月6日
发明者黄成铭, 宋弘政, 朱文定, 谢章仁, 高雅媜 申请人:台湾积体电路制造股份有限公司