专利名称：分离栅极快闪存储单元及其制造方法
技术领域：
本发明涉及一种半导体元件，且特别是有关于一种分离栅极快闪存储单元及其制造方法。
背景技术：
闪存元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔。当对闪存进行写入/抹除(Write/Erase)数据的操作时，藉由于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存中的数据时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下沟道(Channel)的开/关，而此沟道的开/关即为判读数据值「0」或「1」的依据。
当上述闪存在进行数据的抹除时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的沟道在控制栅极未加工作电压时，即持续呈导通状态，而导致数据的误判。
因此，为了解决元件过度抹除的问题，许多闪存会采用分离栅极(SplitGate)的设计，其结构特征为除了控制栅极与浮置栅极之外，还具有位于控制栅极与浮置栅极侧壁、衬底上方的一选择栅极(或称为抹除栅极)，此选择栅极(抹除栅极)与控制栅极、浮置栅极和衬底之间以一介电层相隔。如此则当过度抹除现象太过严重，而使浮置栅极下方沟道在控制栅极未加工作电压状态下即持续打开时，选择栅极(抹除栅极)下方的沟道仍能保持关闭状态，使得漏极/源极区无法导通，而能防止数据的误判。由于分离栅极结构需要较大的分离栅极区域而具有较大的存储单元尺寸，因此其存储单元尺寸较具有堆栈栅极闪存的存储单元尺寸大，而产生所谓无法增加元件集成度的问题。
在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Couple Ratio，GCR)越大，其操作所需的工作电压将越低。而提高栅极耦合率(Gate Couple Ratio，GCR)的方法包括增加栅极间介电层的电容或减少隧穿氧化层的电容。其中，增加栅极间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，在现有分离栅极结构中，控制栅极与浮置栅极形成堆栈结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。
发明内容
有鉴于此，本发明的一目的在于提供一种分离栅极快闪存储单元及其制造方法，可以增加栅极耦合率以及增加元件集成度。
本发明的另一目的是提供一种分离栅极快闪存储单元及其制造方法，另外形成一抹除栅极，可以减少电子(空穴)通过隧穿介电层的次数，而增加隧穿介电层的可靠度，可以使元件寿命增长。
本发明提供一种分离栅极快闪存储单元，其由设置有元件隔离结构的衬底；设置于衬底上的选择栅极结构，此选择栅极结构从衬底起依序为栅极介电层、选择栅极与顶盖层；设置于选择栅极结构侧壁的间隙壁；设置于衬底上的层间介电层，此层间介电层具有暴露部分选择栅极结构、衬底与元件隔离结构的开口；设置于开口中，且部分延伸至层间介电层表面的浮置栅极；设置于浮置栅极与衬底之间的隧穿介电层；设置于开口中，填满开口并延伸至选择栅极结构上方的控制栅极；设置于浮置栅极与控制栅极之间的栅极间介电层；设置于控制栅极未与选择栅极结构相邻的一侧的衬底中的源极区；设置于选择栅极未与控制栅极相邻的一侧的衬底中的漏极区所构成。
上述的分离栅极快闪存储单元中，控制栅极包覆延伸至选择栅极结构上方的浮置栅极。当然，在此存储单元中，也可以设置有抹除栅极，此抹除栅极位于源极区上方的层间介电层上，且抹除栅极的一部分覆盖浮置栅极。
本发明提供一种分离栅极快闪存储单元，其由具有元件隔离结构的衬底；分别设置于衬底上的第一选择栅极结构与第二选择栅极结构，此第一选择栅极结构与第二选择栅极结构从衬底起依序为栅极介电层、选择栅极与顶盖层；设置于第一选择栅极结构与第二选择栅极结构侧壁的间隙壁；设置于衬底上且具有第一开口与第二开口的层间介电层，第一开口与第二开口设置于第一选择栅极结构与第二选择栅极之间，第一开口暴露部分第一选择栅极结构、衬底与元件隔离结构，第二开口暴露部分第二选择栅极结构、衬底与元件隔离结构；分别设置于第一开口与第二开口中，且部分延伸至层间介电层表面的第一浮置栅极与第二浮置栅极；设置于第一浮置栅极与衬底之间和第二浮置栅极与衬底之间的隧穿介电层；分别设置于第一开口与第二开口中，各自填满第一开口与第二开口并延伸至第一选择栅极结构与第二选择栅极结构上方的第一控制栅极与第二控制栅极；设置于第一控制栅极与第二控制栅极之间的层间介电层上，且覆盖第一浮置栅极与第二浮置栅极的一部份的抹除栅极；设置于第一浮置栅极与第一控制栅极、抹除栅极之间和第二浮置栅极与第二控制栅极、抹除栅极之间的栅极间介电层；设置于第一控制栅极与第二控制栅极之间的衬底中的源极区；分别设置于第一选择栅极结构未与第一控制栅极相邻的一侧的衬底中和第二选择栅极结构未与第二控制栅极相邻的一侧的衬底中的第一漏极区与第二漏极区；设置于衬底上，并电连接第一漏极区与第二漏极区的位线。
上述的分离栅极快闪存储单元中，第一控制栅极包覆延伸至第一选择栅极结构上方的第一浮置栅极，第二控制栅极包覆延伸至第二选择栅极结构上方的第二浮置栅极。位线藉由接触插塞分别连接第一漏极区与第二漏极区。
上述的分离栅极快闪存储单元中，开口暴露部分选择栅极结构、衬底与元件隔离结构。浮置栅极设置于开口中，且部分延伸至层间介电层表面。控制栅极分别设置于开口中，并延伸至选择栅极结构上方。于是，控制栅极与浮置栅极之间的接触面积就可以增加，进而增加闪存的栅极耦合率，降低操作所需的工作电压，以提高元件的操作速度，满足内存元件特性的需求。
而且，于层间介电层上设置抹除栅极。在进行抹除操作时，使电子(空穴)从浮置栅极的转角经由栅极间介电层传送至抹除栅极而移除，可以减少电子(空穴)通过隧穿介电层的次数，而增加隧穿介电层的可靠度，因此可以使元件寿命增长。
此外，不设置抹除栅极，而使控制栅极位于选择栅极结构上方的部分包覆住浮置栅极延伸至层间介电层上的部分。在进行抹除操作时，使电子(空穴)从浮置栅极的转角经由栅极间介电层传送至控制栅极而移除，同样也可以减少电子(空穴)通过隧穿介电层的次数，而增加隧穿介电层的可靠度，因此可以使元件寿命增长。
本发明提供一种分离栅极快闪存储单元的制造方法，提供已形成有元件隔离结构的衬底。于此衬底上形成选择栅极结构，此选择栅极结构从衬底起依序为栅极介电层、导体层与顶盖层。于选择栅极结构的侧壁形成间隙壁后，于选择栅极结构两侧的衬底中形成源极区与漏极区，其中源极区与选择栅极结构相距一距离，漏极区与选择栅极结构相邻。于衬底上形成层间介电层后，于层间介电层中形成开口，此开口暴露选择栅极结构与源极区之间的衬底、部分选择栅极结构与元件隔离结构。于开口所暴露的衬底上形成隧穿介电层后，于开口中形成浮置栅极，此浮置栅极延伸至部分层间介电层。于衬底上形成栅极间介电层，并于衬底上形成填满开口的控制栅极。
在上述的方法中，于控制栅极的形成步骤中，使控制栅极包覆延伸至选择栅极结构上方的浮置栅极。此外，也可以在形成控制栅极的步骤中，同时形成抹除栅极。
在上述方法中，在形成开口的步骤中，由于选择栅极结构的顶盖层及间隙壁的材料与层间介电层具有不同的蚀刻选择性，因此在形成开口时，能够以顶盖层与间隙壁作为自行对准掩模，而可以增加工艺裕度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
图1显示本发明的分离栅极快闪存储单元的结构上视图；图2A显示本发明一实施例的分离栅极快闪存储单元的结构剖面图；图2B显示本发明另一实施例的分离栅极快闪存储单元的结构剖面图；图3A至图3F显示本发明的分离栅极快闪存储单元的制造流程剖面图。
附图标记说明100、200衬底 102 元件隔离结构104a、104b、202b 202b 选择栅极结构106、213间隙壁108、124、216、232层间介电层108a、108b、218a、218b开口
110a、110b、222a、222b 浮置栅极112、220 隧穿介电层114a、114b、228a、228b 控制栅极116、230 抹除栅极118、224a、224b、226 栅极间介电层120、212 源极区122a、122b、214漏极区126a、126b、234a、234b 接触插塞128、236 位线 130、204 栅极介电层132、206 选择栅极 134、208、210 顶盖层212a、214a 轻掺杂区 212b、214b 重掺杂区具体实施方式
图1所显示为本发明的一实施例的分离栅极快闪存储单元的上视图。图2A所显示为本发明的分离栅极快闪存储单元的结构剖面图。其中，图2A是图1的A-A线剖面图。图2B所显示为本发明的另一实施例的分离栅极快闪存储单元的结构剖面图。在图1、图2A、图2B中，相同的构件给予相同的标记，并省略其说明。
请同时参照图1与图2A，本发明快闪存储单元是由衬底100、元件隔离结构102、选择栅极结构104a与选择栅极结构104b、间隙壁106、层间介电层108、浮置栅极110a与浮置栅极110b、隧穿介电层112、控制栅极114a与控制栅极114b、抹除栅极116、栅极间介电层118、源极区120、漏极区122a与漏极区122b、层间介电层124、接触插塞126a与接触插塞126b、位线128所构成。
衬底100例如是硅衬底。元件隔离结构102，设置于衬底100中，以隔离出有源区。
选择栅极结构104a与选择栅极结构104b分别设置于衬底100上，选择栅极结构104a与选择栅极结构104b从衬底100起依序为栅极介电层130、选择栅极132与顶盖层134及136。栅极介电层130的材料例如是氧化硅。选择栅极132的材料例如是掺杂多晶硅。顶盖层134及136例如是由一层氧化硅层与一层氮化硅层所构成。
间隙壁106设置于选择栅极结构104a与选择栅极结构104b侧壁。间隙壁106的材料例如是氮化硅。
层间介电层108设置于衬底100上，且层间介电层108具有开口108a与开口108b，开口108a与开口108b设置于选择栅极结构104a与选择栅极结构104b之间。亦即，开口108a与开口108b分别设置于选择栅极结构104a与选择栅极结构104b的一侧。开口108a暴露部分选择栅极结构104a、衬底100与元件隔离结构102；开口108b暴露部分选择栅极结构104b、衬底100与元件隔离结构102。层间介电层108的材料例如是磷硅玻璃、硼磷硅玻璃等。
浮置栅极110a与浮置栅极100b分别设置于开口108a与开口108b中，且部分延伸至层间介电层108表面。浮置栅极110a与浮置栅极100b的材料例如是掺杂多晶硅。
隧穿介电层112设置于浮置栅极110a与衬底100之间和浮置栅极110b与衬底之间。隧穿介电层112的材料例如是氧化硅。
控制栅极114a与控制栅极114b分别设置于开口108a与108b，各自填满开口108a与开口108b并延伸至选择栅极结构104a与选择栅极结构104b上方。控制栅极114a与控制栅极114b的材料例如是掺杂多晶硅。
抹除栅极116设置于控制栅极114a与控制栅极114b之间的层间介电层108上，且抹除栅极116的一部分覆盖浮置栅极110a与浮置栅极110b。抹除栅极116的材料例如是掺杂多晶硅。
栅极间介电层118设置于浮置栅极110a与控制栅极114a、抹除栅极116的间和浮置栅极110b与控制栅极114b、抹除栅极116之间。栅极间介电层118的材料例如是氧化硅/氮化硅/氧化硅。当然，栅极间介电层118也可以例如是由复合介电层118a与介电层118b所构成。其中，复合介电层118a的材料例如是氧化硅/氮化硅/氧化硅。介电层118b例如是氧化硅。
源极区120设置于控制栅极114a与控制栅极114b之间的衬底100中。亦即，源极区120设置于控制栅极114a(控制栅极114b)未与选择栅极结构104a(选择栅极结构104b)相邻的一侧的衬底100中。漏极区122a与漏极区122b分别设置于选择栅极结构104a未与控制栅极114a相邻的一侧的衬底100中及选择栅极结构104b未与控制栅极114相邻的一侧的衬底100中。其中，源极区120、漏极区122a与漏极区122b例如可具有轻掺杂漏极(LightDoped Drain，LDD)结构。
层间介电层124设置于衬底100上，并覆盖住整个衬底100。层间介电层124的材料例如是磷硅玻璃、硼磷硅玻璃等。
接触插塞126a与接触插塞126b设置于层间介电层104与层间介电层124中，并分别电连接漏极区122a与漏极区122b。接触插塞126a与接触插塞126b的材料例如是钨，且在接触插塞126a、接触插塞126b与层间介电层104、层间介电层124与衬底100之间还设置有阻障层(未图示)，此阻障层的材料例如是钛/氮化钛。
位线128设置于衬底100上，并电连接接触插塞126a与接触插塞126b。位线128的材料例如是铜铝合金。
在本发明的上述实施例中，开口108a(开口108b)暴露部分选择栅极结构104a(选择栅极结构104b)、衬底100与元件隔离结构102。浮置栅极110a与浮置栅极100b分别设置于开口108a与开口108b中，且部分延伸至层间介电层108表面。控制栅极114a与控制栅极114b分别设置于开口108a与108b，各自填满开口108a与开口108b并延伸至选择栅极结构104a与选择栅极结构104b上方。于是，控制栅极114a(控制栅极114b)与浮置栅极110a(浮置栅极110b)之间的接触面积就可以增加，进而增加闪存的栅极耦合率，降低操作所需的工作电压，以提高元件的操作速度，满足内存元件特性的需求。
另一方面，于控制栅极114a与控制栅极114b之间的层间介电层108上设置抹除栅极116，且抹除栅极116的一部分覆盖浮置栅极110a与浮置栅极110b。在进行抹除操作时，使电子(空穴)从浮置栅极110a(浮置栅极110a)的转角经由栅极间介电层118传送至抹除栅极116而移除，可以减少电子(空穴)通过隧穿介电层112的次数，而增加隧穿介电层112的可靠度，因此可以使元件寿命增长。
在上述实施例中，以设置有抹除栅极116为实例做说明。当然，本发明也可以如图2B所示，不设置抹除栅极，而使控制栅极114a(控制栅极114b)位于选择栅极结构104a(选择栅极结构104b)上方的部分包覆住浮置栅极110a(浮置栅极110b)延伸至层间介电层108上的部分。在进行抹除操作时，使电子(空穴从浮置栅极110a(浮置栅极110a)的转角经由栅极间介电层118传送至控制栅极114a(控制栅极114b)而移除，同样也可以减少电子(空穴)通过隧穿介电层112的次数，而增加隧穿介电层112的可靠度，因此可以使元件寿命增长。
图3A至图3F所显示为本发明优选实施例的一种分离栅极快闪存储单元的制造流程剖面图，其用来说明本发明的闪存的制造方法。图3A至图3F是图1的A-A线剖面图。
首先，请参照图3A，提供一衬底200，此衬底200例如是硅衬底，此衬底200已形成元件隔离结构(未图标)，用来定义出有源区。元件隔离结构的形成方法例如是区域氧化法(Local Oxidation，LOCOS)或浅沟渠隔离法(Shallow Trench Isolation，STI)。
接着，在衬底200上形成选择栅极结构202a与选择栅极结构202b。选择栅极结构202a与选择栅极结构202b的形成方法例如是于衬底200上形成由栅极介电层204、导体层206、顶盖层208与顶盖层210所构成的堆栈层结构后，构图此堆栈层结构而形成之。
栅极介电层204的材料例如是氧化硅，其形成方法例如是热氧化法。导体层206的材料例如是掺杂的多晶硅，此导体层206的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之。顶盖层208的材料例如是氧化硅，顶盖层208的形成方法例如是以原硅酸四乙酯(Tetra Ethyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源利用化学气相沉积法而形成的。顶盖层210的材料包括与后续形成的层间介电层具有不同蚀刻选择性者，例如是氮化硅。顶盖层210的形成方法例如是化学气相沉积法。其中，构图后的导体层206作为存储单元的选择栅极，栅极介电层204作为选择栅极介电层。
接着，请参照图3B，于衬底200中形成轻掺杂区212a与轻掺杂区214a。其中，轻掺杂区212a位于选择栅极结构202a与选择栅极结构202b之间，且分别和选择栅极结构202a与选择栅极结构202b相距一段距离。轻掺杂区214a则分别位于选择栅极结构202a与选择栅极结构202b未形成轻掺杂区212a一侧的衬底200中。轻掺杂区212a与轻掺杂区214a的形成方法例如是先于衬底200上形成暴露待形成轻掺杂区212a与轻掺杂区214a的衬底200的图案化光致抗蚀剂层(未图示)，然后进行一掺杂剂注入步骤以形成轻掺杂区212a与轻掺杂区214a，之后再移除图案化光致抗蚀剂层。
接着，于选择栅极结构202a与选择栅极结构202b的侧壁形成间隙壁213。此间隙壁213的材料包括与后续形成的层间介电层具有不同蚀刻选择性者，其例如是氮化硅。形成此间隙壁213的方法例如是先于衬底200上形成一层绝缘层(氮化硅)后，进行各向异性蚀刻工艺而形成之。
然后，于衬底200中形成重掺杂区212b与重掺杂区214b。其中，重掺杂区212b位于选择栅极结构202a与选择栅极结构202b之间，且分别和选择栅极结构202a与选择栅极结构202b相距一段距离。重掺杂区214b则分别位于选择栅极结构202a与选择栅极结构202b未形成重掺杂区212b一侧的衬底200中。重掺杂区212b与重掺杂区214b的形成方法例如是先于衬底200上形成暴露待形成重掺杂区212b与重掺杂区214b的衬底200的图案化光致抗蚀剂层(未图标)，然后以图案化光致抗蚀剂层与间隙壁213为掩模，进行一掺杂剂注入步骤以形成重掺杂区212b与重掺杂区214b，之后再移除图案化光致抗蚀剂层。其中，轻掺杂区212a与重掺杂区212b构成源极区212；轻掺杂区214a与重掺杂区214b构成漏极区214。
接着，请参照图3C，于衬底200上形成一层间介电层216。层间介电层216的材料例如是磷硅玻璃、硼磷硅玻璃等，当然也可以是其它介电材料。此层间介电层216的形成方法例如是化学气相沉积法。然后，于衬底200上形成一图案化光致抗蚀剂层(未图标)，以图案化光致抗蚀剂层为掩模，移除部分层间介电层216以形成开口218a与开口218b，之后移除图案化光致抗蚀剂层。开口218a暴露选择栅极结构202a与源极区212之间的衬底200、部分选择栅极结构202a与元件隔离结构。开口218b暴露选择栅极结构202b与源极区212之间的衬底200、部分选择栅极结构202b与元件隔离结构。在此步骤中，由于选择栅极结构202a(选择栅极结构202a)的顶盖层210与间隙壁213的材料例如是氮化硅，其与层间介电层216具有不同的蚀刻选择性，因此在形成开口218a与开口218b时，能够以顶盖层210与间隙壁213作为自行对准掩模，而可以增加工艺裕度。
然后，于开口218a与开口218b所暴露衬底200形成隧穿介电层220。隧穿介电层220的材料例如氧化硅，其形成方法例如是热氧化法。
之后，于开口218a与开口218b中分别形成浮置栅极222a与浮置栅极222b。浮置栅极222a与浮置栅极222b并分别延伸至部分层间介电层216表面。浮置栅极222a与浮置栅极222b的材料例如是掺杂的多晶硅。此浮置栅极222a与浮置栅极222b的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行掺杂剂注入步骤使未掺杂多晶硅层形成掺杂多晶硅层后，构图掺杂多晶硅层以形成之。
接着，请参照图3D，于衬底200上形成栅极间介电层224a与栅极间介电层224b。栅极间介电层224a与栅极间介电层224b例如是一复合介电层，其材料例如是氧化硅/氮化硅/氧化硅。栅极间介电层224a与栅极间介电层224b的形成方法例如是先以热氧化法形成一层氧化硅后，再利用化学气相沉积法依序形成氮化硅层与另一层氧化硅层；接着，构图氧化硅/氮化硅/氧化硅层，使栅极间介电层224a与栅极间介电层224b只位于浮置栅极222a与浮置栅极222b表面。
然后，于衬底200上形成栅极间介电层226。栅极间介电层226的材料例如是氧化硅。栅极间介电层226的形成方法例如化学气相沉积法。
接着，请参照图3E，于衬底200上形成分别填满开口218a与开口218b的控制栅极228a与控制栅极228b，同时于控制栅极228a与控制栅极228b之间的层间介电层216上形成抹除栅极230。其中，控制栅极228a与控制栅极228b并延伸至选择栅极结构202a与选择栅极结构202b上方。抹除栅极230的一部分覆盖浮置栅极222a与浮置栅极222b。控制栅极228a、控制栅极228b与的材料例如是掺杂的多晶硅。此浮置栅极222a与浮置栅极222b、抹除栅极230的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行掺杂剂注入步骤使未掺杂多晶硅层形成掺杂多晶硅层后，构图掺杂多晶硅层以形成之。
接着，请参照图3F，于衬底200上形成层间介电层232。层间介电层232的材料例如是磷硅玻璃、硼磷硅玻璃等，此层间介电层232的形成方法例如是化学气相沉积法。然后进行一化学机械抛光工艺，使层间介电层232的表面平坦化。然后，于层间介电层232与层间介电层216之间形成与漏极区214的接触插塞234a与接触插塞234b。接触插塞234a与接触插塞234b的材料例如是钨金属。接触插塞234a与接触插塞234b的形成方法例如是先于层间介电层232与层间介电层216中形成暴露漏极区214的开口(未图示)，然后于开口内填入导体材料以形成之。之后，于层间介电层232上形成导线236(位线)，此导线236(位线)电连接接触插塞234a与接触插塞234b。导线236(位线)的形成方法例如是于衬底100上形成导体层(未图示)后，进行微影蚀刻步骤而形成条状的导线236(位线)。后续完成闪存的工艺为本领域内的技术人员所熟知，在此不再赘述。
在本实施例中，于控制栅极228a与控制栅极228b的形成步骤中，也可以不形成抹除栅极230，而直接使控制栅极228a与控制栅极228b包覆延伸至选择栅极结构202a与选择栅极结构202b上方的浮置栅极110a与浮置栅极100b。
在上述实施例中，在形成开口218a与开口218b的步骤中，由于选择栅极结构202a(选择栅极结构202a)的顶盖层210与间隙壁213的材料例如是氮化硅，其与层间介电层216具有不同的蚀刻选择性，因此在形成开口218a与开口218b时，能够以顶盖层210与间隙壁213作为自行对准掩模，而可以增加工艺裕度。
此外，在程序化此分离栅极快闪存储单元时，对控制栅极施加例如6伏特～8伏特的电压，选择栅极施加例如1.5伏特～3伏特的电压，使漏极区接地，对源极施加例如4伏特～7伏特的电压，以利用沟道热载流子注入模式程序化此分离栅极快闪存储单元。
在读取此分离栅极快闪存储单元时，对控制栅极施加例如2伏特的电压，选择栅极施加例如2伏特～5伏特的电压，使源极区浮置，对漏极区施加例如2伏特的电压，以读取此分离栅极快闪存储单元。
在抹除此分离栅极快闪存储单元时，对控制栅极施加例如-6伏特～-10伏特的电压，将漏极区、源极区浮置，抹除栅极施加例如4伏特～7伏特的电压，以利用FN隧穿效应抹除此分离栅极快闪存储单元。
虽然本发明已结合一优选实施例披露如上，然其并非用来限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作少许的更动与润饰，因此本发明的保护范围以权利要求所界定的为准。
权利要求
1.一种分离栅极快闪存储单元，包括一衬底，该衬底中设置有一元件隔离结构以定义出有源区；一选择栅极结构，设置于该衬底上，该选择栅极结构从该衬底起依序为一栅极介电层、一选择栅极与一顶盖层；一间隙壁，设置于该选择栅极结构侧壁；一层间介电层，设置于该衬底上，且该层间介电层具有一开口，该开口设置于该选择栅极结构的一侧，暴露部分该选择栅极结构、该衬底与该元件隔离结构；一浮置栅极，设置于该开口中，且部分延伸至该层间介电层表面；一隧穿介电层，设置于该浮置栅极与该衬底之间；一控制栅极，设置于该开口中，填满该开口并延伸至该选择栅极结构上方；一栅极间介电层，设置于该浮置栅极与该控制栅极之间；一源极区，设置于该控制栅极未与该选择栅极结构相邻的一侧的该衬底中；以及一漏极区，设置于该选择栅极未与该控制栅极相邻的一侧的该衬底中。
2.如权利要求1所述的分离栅极快闪存储单元，其中包括一抹除栅极，设置于该源极区上方的该层间介电层上，且该抹除栅极的一部分覆盖该浮置栅极。
3.如权利要求1所述的分离栅极快闪存储单元，其中该栅极间介电层还包括设置于该抹除栅极与该浮置栅极之间。
4.如权利要求1所述的分离栅极快闪存储单元，其中该控制栅极包覆延伸至该选择栅极结构上方的该浮置栅极。
5.如权利要求1所述的分离栅极快闪存储单元，其中该顶盖层与该间隙壁的材料与该层间介电层具有不同的蚀刻选择性。
6.一种分离栅极快闪存储单元，包括一衬底，该衬底中设置有一元件隔离结构以定义出有源区；一第一选择栅极结构与一第二选择栅极结构，分别设置于该衬底上，该第一选择栅极结构与该第二选择栅极结构从该衬底起依序为一栅极介电层、一选择栅极与一顶盖层；一间隙壁，设置于该第一选择栅极结构与该第二选择栅极结构侧壁；一层间介电层，设置于该衬底上，且该层间介电层具有一第一开口与一第二开口，该第一开口与该第二开口设置于该第一选择栅极结构与该第二选择栅极之间，该第一开口暴露部分该第一选择栅极结构、该衬底与该元件隔离结构，该第二开口暴露部分该第二选择栅极结构、该衬底与该元件隔离结构；一第一浮置栅极与一第二浮置栅极，分别设置于该第一开口与该第二开口中，且部分延伸至该层间介电层表面；一隧穿介电层，设置于该第一浮置栅极与该衬底之间和该第二浮置栅极与该衬底之间；一第一控制栅极与一第二控制栅极，分别设置于该第一开口与该第二开口中，各自填满该第一开口与该第二开口并延伸至该第一选择栅极结构与该第二选择栅极结构上方；一抹除栅极，设置于该第一控制栅极与该第二控制栅极之间的该层间介电层上，且该抹除栅极的一部分覆盖该第一浮置栅极与该第二浮置栅极；一栅极间介电层，设置于该第一浮置栅极与该第一控制栅极、该抹除栅极之间和该第二浮置栅极与该第二控制栅极、该抹除栅极之间；一源极区，设置于该第一控制栅极与该第二控制栅极之间的该衬底中；一第一漏极区与一第二漏极区，分别设置于该第一选择栅极结构未与该第一控制栅极相邻的一侧的该衬底中和该第二选择栅极结构未与该第二控制栅极相邻的一侧的该衬底中；以及一位线，设置于该衬底上，并电连接该第一漏极区与该第二漏极区。
7.如权利要求6所述的分离栅极快闪存储单元，其中该栅极间介电层包括一氧化硅/氮化硅/氧化硅层。
8.如权利要求6所述的分离栅极快闪存储单元，其中该第一控制栅极包覆延伸至该第一选择栅极结构上方的该第一浮置栅极，该第二控制栅极包覆延伸至该第二选择栅极结构上方的该第二浮置栅极。
9.如权利要求6所述的分离栅极快闪存储单元，其中该位线藉由一接触插塞分别连接该第一漏极区与该第二漏极区。
10.如权利要求6所述的分离栅极快闪存储单元，其中该顶盖层与该间隙壁的材料与该层间介电层具有不同的蚀刻选择性。
11.一种分离栅极快闪存储单元的制造方法，包括提供一衬底，该衬底已形成一元件隔离结构；于该衬底上形成一选择栅极结构，该选择栅极结构从该衬底起依序为一栅极介电层、一导体层与一顶盖层；于该选择栅极结构的侧壁形成一间隙壁；于该选择栅极结构两侧的该衬底中形成一源极区与一漏极区，其中该源极区与该选择栅极结构相距一距离，该漏极区与该选择栅极结构相邻；于该衬底上形成一层间介电层；于该层间介电层中形成一开口，该开口暴露该选择栅极结构与该源极区之间的该衬底、部分该选择栅极结构与该元件隔离结构；于该开口所暴露的该衬底上形成一隧穿介电层；于该开口中形成一浮置栅极，该浮置栅极延伸至部分该层间介电层；于该衬底上形成一栅极间介电层；以及于该衬底上形成填满该开口的一控制栅极。
12.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该衬底上形成填满该开口的该控制栅极的步骤包括于该衬底上形成一第一导体层，该第一导体层填满该开口；构图该第一导体层以形成该控制栅极。
13.如权利要求12所述的分离栅极快闪存储单元的制造方法，其中于构图该第一导体层以形成该控制栅极的步骤包括使该控制栅极包覆延伸至该选择栅极结构上方的该浮置栅极。
14.如权利要求12所述的分离栅极快闪存储单元的制造方法，其中构图该第一导体层以形成该控制栅极的步骤包括同时于该衬底上形成一抹除栅极，该抹除栅极的一部分覆盖该浮置栅极。
15.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该衬底上形成该栅极间介电层的步骤包括于该衬底上形成一复合介电层；构图该复合介电层，使该复合介电层只位于该浮置栅极表面；以及于该衬底上形成一介电层。
16.如权利要求15所述的分离栅极快闪存储单元的制造方法，其中于该衬底上形成该复合介电层的步骤包括以热氧化法于该衬底上形成一第一氧化硅层；以化学气相沉积法于该第一氧化硅层上形成一氮化硅层；以及以化学气相沉积法于该氮化硅层上形成一第二氧化硅层。
17.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该开口中形成该浮置栅极的步骤包括于该衬底上形成一第二导体层；构图该第二导体层以形成该浮置栅极。
18.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该层间介电层中形成该开口的步骤包括于该衬底上形成一图案化光致抗蚀剂层；以该图案化光致抗蚀剂层、该顶盖层与该间隙壁为掩模，移除部分该层间介电层以形成该开口。
19.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该衬底上形成该选择栅极结构的步骤后，于该选择栅极结构的侧壁形成该间隙壁之前还包括于该选择栅极结构两侧的该衬底中形成一第一轻掺杂区与一第二轻掺杂区，其中该第一轻掺杂区与该选择栅极结构相距一距离，该第二轻掺杂区与该选择栅极结构相邻。
20.如权利要求11所述的分离栅极快闪存储单元的制造方法，其中于该选择栅极结构的侧壁形成该间隙壁的步骤包括于该衬底上形成一绝缘材料层；以及进行各向异性蚀刻工艺，移除部分该绝缘材料层。
全文摘要
一种分离栅极快闪存储单元，由具有元件隔离结构的衬底；设置于衬底上的选择栅极结构；设置于衬底上的具有开口的层间介电层，此开口暴露部分选择栅极结构、衬底与元件隔离结构；设置于开口中，且部分延伸至层间介电层表面的浮置栅极；设置于浮置栅极与衬底之间的隧穿介电层；设置于该开口中，填满开口并延伸至选择栅极结构上方的控制栅极；设置于浮置栅极与控制栅极之间的栅极间介电层；设置于控制栅极未与选择栅极结构相邻的一侧的衬底中的源极区与设置于选择栅极未与控制栅极相邻的一侧的衬底中的漏极区所构成。
文档编号H01L21/8239GK1591872SQ0315554
公开日2005年3月9日 申请日期2003年8月28日 优先权日2003年8月28日
发明者吴陞, 黄财煜 申请人:力晶半导体股份有限公司