专利名称：闪存存储单元及其制造方法
技术领域：
本发明涉及一种半导体元件的结构及其制造方法，特别地涉及一种闪存存储单元(Flash Memory Cell)的结构及其制造方法。
背景技术：
典型的闪存存储单元由控制栅极和浮置栅极的堆栈结构以及其两侧的源/漏极所构成，其中控制栅极和浮置栅极的材料一般为多晶硅。在常见的闪存存储单元的操作方法中，写入时在控制栅极上施加高的正电压，以使电子注入浮置栅极中，如此在读取时浮置栅极下方的通道不会导通；而擦除时则在控制栅极上施加高的负电压，以将电子排出浮置栅极，如此在读取时浮置栅极下方的通道即可导通，该存储单元的数据值由其通道是否导通来判断。
然而，在擦除闪存存储单元时经常会产生过度擦除(over-erase)的现象，也就是将过多的电子排出浮置栅极，从而使其带有正电荷，如此浮置栅极下方的通道将会产生漏电流；而当过度擦除现象更为严重时，通道甚至会持续呈导通状态(On-state)，这将严重干扰其它存储单元的读取操作。为解决此问题，已提出一种分离栅(Split-Gate)的设计，即在浮置栅极的一侧形成选择栅极(Select Gate)，其以栅氧化层与衬底相隔，且在下方形成存储单元的另一通道。如此，当浮置栅极因过度擦除现象而使其下方通道持续导通时，其一侧的选择栅极可发挥控制存储单元沟道开/关的功能。此种选择栅极大多由多晶硅构成，且通常与控制栅极一起形成。
虽然已知的分离栅设计可以有效避免因过度擦除所导致的问题，但因选择栅极形成在浮置栅极形成之后，故此分离栅的制作过程需要进行两次的多晶硅沉积步骤，因而需要耗费较多的时间。
发明内容
本发明的目的为提出一种闪存存储单元(Flash Memory Cell)结构，其具有分离栅的设计，以避免因浮置栅极的过度擦除现象所导致的各种问题，且其在制造上仅需进行一次多晶硅沉积步骤。
本发明的另一目的为提出一种闪存存储单元的制造方法，其在分离栅的制作过程中仅需要进行一次多晶硅沉积步骤，可以节省时间与成本。
本发明的闪存存储单元包括衬底、选择栅极、浮置栅极、栅介电层、高电压掺杂区及源区。其中，衬底上具有第一开口，且第一开口底部的衬底中还设有第二开口，该第二开口的宽度小于第一开口，且由衬底表面算起的第二开口的深度大于第一开口的深度。选择栅极位于第一开口的侧壁上，浮置栅极位于第二开口的侧壁上，并且栅介电层位于选择栅极与衬底之间及浮置栅极与衬底之间。高电压掺杂区位于第二开口底部的衬底中，且源区位于第一开口外侧的衬底中。其中，高电压掺杂区可同时作为控制栅极与漏极区。
如上所述的本发明的闪存存储单元还可以包括一绝缘层与一接触窗，其中绝缘层位于衬底的上方，并覆盖选择栅极和浮置栅极，并且接触窗贯穿该绝缘层，从而与高电压掺杂区电连接，该接触窗用来提供高电压到高电压掺杂区上。
本发明的闪存存储单元的制造步骤如下首先提供一衬底，随后在衬底中形成第一开口和第二开口，其中第二开口形成在第一开口底部的衬底中，该第二开口的宽度小于第一开口，且从衬底表面算起的第二开口的深度大于第一开口。接着，在第二开口底部的衬底中形成高电压掺杂区，并在第一和第二开口的衬底表面上形成栅介电层。然后，在第一开口的侧壁上形成第一导体间隙壁，以作为选择栅极；同时于第二开口的侧壁上形成第二导体间隙壁，以作为浮置栅极。接着，在第一开口外侧的衬底中形成一源区。
在如上所述的本发明的闪存存储单元的制造方法中，还可以在源区形成之后，在衬底上形成一绝缘层，其覆盖选择栅极和浮置栅极，随后形成贯穿绝缘层的电连接高电压掺杂区的接触窗，其用来提供高电压到高电压掺杂区上。
如上所述，本发明的闪存存储单元的选择栅极和浮置栅极以间隙壁形式同时分别形成在第一开口和第二开口的侧壁上，所以在分离栅结构的制作过程中只需进行一次例如多晶硅的导体材料的沉积步骤。
为了使本发明的目的、特征、和优点更加明显易懂，特举一优选实施例，并配合附图，做详细说明如下
图1～6示出的是本发明的优选实施例的闪存的制造流程剖面图，其中图6示出了本发明优选实施例的闪存存储单元的结构。
附图标记说明100衬底102周围电路区104存储单元区 108热氧化层110硬掩模层114光致抗蚀剂层118第一开口122间隙壁126第二开口130高电压掺杂区134栅介电层138导体层138a、138b、138c选择栅极、浮置栅极、栅极142抗反射层146光致抗蚀剂层150源/漏极延伸区 154a/b绝缘间隙壁158a源区 158b源/漏极区160绝缘层 164接触窗168导线具体实施方式
下面将参考图1～6来说明本发明优选实施例的闪存制造工艺，但此优选实施例的说明以及图1～6并非用来限定本发明的范围。
请参照图1，首先提供衬底100，其区分为外围电路区102及存储单元区104。接着，依序在衬底100上形成热氧化层108及硬掩模层110，其中热氧化层的形成方法例如为热氧化法(Thermal Oxidation)，且硬掩模层110的材料例如为氮化硅，其形成方法例如为以SiH2Cl2/NH3为反应气体的低压化学气相沉积法(LPCVD)。接着，在硬掩模层110上形成图案化的光致抗蚀剂层114，再以光致抗蚀剂层114为掩模刻蚀掉露出的硬掩模层110，并继续向下刻蚀热氧化层108及衬底100，从而在存储单元区104的衬底100中形成第一开口118。在第一开口118的刻蚀过程中，可控制聚合物的形成条件，以使第一开口118具有圆化的底角，其目的将在下面说明。
请参照图2，接着去除残余的光致抗蚀剂层114，随后在存储单元区104中的掩模层110和第一开口118的侧壁上形成间隙壁122，其材料例如为二氧化硅，且其形成方法例如为首先以化学气相沉积法在衬底100上形成一共形二氧化硅层(未示出)，再各向异性地刻蚀该共形二氧化硅层。接着，以掩模层110和间隙壁122为掩模，刻蚀露出的衬底100，以在衬底100中形成第二开口126。如图2所示，第二开口126的宽度小于第一开口118的宽度，并且从衬底100表面算起的第二开口126的深度大于第一开口118。然后再以掩模层110和间隙壁122为掩模进行离子注入，从而在第二开口126下方的衬底100中形成高电压掺杂区130，高电压掺杂区130可同时作为控制栅极与漏极区。如稍后所述的，高电压掺杂区130在存储单元的写入/擦除过程中将被施加高电压，因此被称为高电压掺杂区。
另外，虽然本实施例的第一开口118与第二开口126采用上述方法形成，但它们的形成方法却不仅限于此。举例来说，该些开口可以采用类似双重镶嵌开口(Dual Damascene Opening)的方式形成，即先形成深度比预定值小的第二开口，再形成用于确定第一开口的光致抗蚀剂层，然后刻蚀衬底以形成第一开口，同时使第二开口的深度达到预定值。
请参照图3，接着去除热氧化层108、掩模层110以及间隙壁122，其方法优选为湿刻蚀法，以免破坏衬底100的表面。然后再在衬底100上形成栅介电层134及导体层138，其中栅介电层134的材料例如为二氧化硅，其形成方法例如为热氧化法；导体层138的材料例如为多晶硅，其形成方法例如为以硅甲烷(SiH4)为反应气体的低压化学气相沉积法(LPCVD)。
请参照图4，接着在外围电路区102中的多晶硅层138上形成抗反射层142，以及用于确定外围元件的栅极图案的光致抗蚀剂层146。然后，各向异性地刻蚀多晶硅层138，以在第一开口118的两个侧壁上形成两个选择栅极138a，同时在第二开口126的两个侧壁上形成两个浮置栅极138b，并同时在外围电路区102上形成外围元件的栅极138c。也就是说，第一开口118及第二开口126中总共形成有两个存储单元。另外，由于第一开口118及第二开口126都具有圆化的底角，所以选择栅极138a和浮置栅极138b靠近衬底100的部分不会形成棱角，从而不会产生过高的电场导致漏电等问题。
请参照图5，接着进行源/漏极延伸区(S/D extension)离子注入，以在栅极138c两侧形成源/漏极延伸区150。然后，在栅极138c的侧壁上形成绝缘间隙壁154b，同时在选择栅极138a和浮置栅极138b的侧壁上形成绝缘间隙壁154a，绝缘间隙壁154a/b的材料例如为氮化硅，且其形成方法例如为首先在衬底上形成共形的氮化硅层，再进行各向异性刻蚀。接着以选择栅极138a、浮置栅极138b和外围元件的栅极138c为掩模，进行离子注入，以同时形成两个源区158a及外围元件的源/漏极区158b。
请参照图6，接着在衬底100上形成绝缘层160，其材料例如为以等离子体化学气相沉积法(PECVD)所形成的二氧化硅。然后形成贯穿绝缘层160和栅介电层134而与高电压掺杂区130电连接的接触窗164，并在绝缘层160上形成导线168。在形成接触窗164的过程中，氮化硅材料的绝缘间隙壁154a可以保护浮置栅极138b以防止其与接触窗164短路。在闪存存储单元进行写入/擦除操作时，高电压掺杂区130所需的高电压可以由导线168和接触窗164提供。
此外，虽然本实施例以存储单元上方的接触窗164来电连接高电压掺杂区130，进而提供操作时所需的高电压，但是如果高电压掺杂区130形成为埋入式的导线型态，即不必在每个存储单元上方形成接触窗164，而只要在高电压掺杂区130的线的末端形成接触窗即可。
请再参照图6，上述的本发明的闪存存储单元中的高电压掺杂区130可以同时作为控制栅极和漏极区。具体地，在闪存存储单元的写入操作中，当一高电压施加到第二开口126底部的高电压掺杂区130上时，第二开口126的侧壁上的浮置栅极138b会感应产生一足够大的电压，致使其侧壁衬底100中的通道导通。此时如果将选择栅极138a的侧壁衬底中的通道打开，并在源区158a上施加低电压，则电子将从源区158a流向高电压掺杂区130，并有一部分注入到浮置栅极138b中，如横向箭头所示，此方法即为沟道热电子注入法(Channel Hot Electron Injection，CHEI)。另一方面，在擦除操作时，可在高电压掺杂区上施加一高电压，以使浮置栅极中的电子通过Fowler-Nordheim隧道效应移动到高电压掺杂区中，如纵向箭头所示。
如上所述，本发明优选实施例的闪存存储单元的选择栅极和浮置栅极以导体材料沉积-刻蚀的方式，同时分别形成在第一开口和第二开口的侧壁上，所以在分离栅结构的制作过程中只须进行一次导体材料(例如多晶硅)的沉积步骤。
虽然本发明已经通过优选实施例详细描述如上，然而这并非用来限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，应当可以做出各种更动和润饰，因此本发明的保护范围应当以权利要求书所界定的为准。
权利要求
1.一种闪存存储单元，包括衬底，在该衬底上具有第一开口，且第一开口底部的衬底中还设有第二开口，该第二开口的宽度小于第一开口的宽度，且从衬底表面算起的第二开口的深度大于第一开口的深度；选择栅极，位于第一开口的侧壁上；浮置栅极，位于第二开口的侧壁上；栅介电层，位于选择栅极与衬底之间以及浮置栅极与衬底之间；高电压掺杂区，位于第二开口底部的衬底中；以及源区，位于第一开口外侧的衬底中。
2.如权利要求1所述的闪存存储单元，其中第一开口及第二开口具有圆化的底角。
3.如权利要求1所述的闪存存储单元，其中选择栅极及浮置栅极的材料包括多晶硅。
4.如权利要求1所述的闪存存储单元，其中栅介电层包括一栅氧化层。
5.如权利要求1所述的闪存存储单元，其中高电压掺杂区同时作为漏极区和控制栅极。
6.如权利要求1所述的闪存存储单元，其中还包括位于选择栅极和浮置栅极侧壁上的绝缘间隙壁。
7.如权利要求1所述的闪存存储单元，其中还包括绝缘层与接触窗，其中，绝缘层位于衬底上方，并覆盖选择栅极及浮置栅极；以及该接触窗贯穿该绝缘层，且与高电压掺杂区电连接。
8.如权利要求7所述的闪存存储单元，其中还包括位于浮置栅极的侧壁与接触窗之间的一绝缘间隙壁。
9.如权利要求8所述的闪存存储单元，其中该绝缘间隙壁的材料包括氮化硅。
10.一种闪存存储单元的制造方法，包括下列步骤提供衬底；在衬底中形成第一开口和第二开口，其中第二开口形成在第一开口底部的衬底中，第二开口的宽度小于第一开口的宽度，且从衬底表面算起的第二开口的深度大于第一开口的深度；在第二开口底部的衬底中形成高电压掺杂区；在第一开口和第二开口中的衬底表面上形成栅介电层；在第一开口的侧壁上形成第一导体间隙壁，以用作选择栅极，同时在第二开口的侧壁上形成第二导体间隙壁，以用于浮置栅极；以及在第一开口外侧的衬底中形成源区。
11.如权利要求10所述的闪存存储单元的制造方法，其中形成第一开口的方法包括下列步骤在衬底上形成图案化的掩模层，其具有第一开口的图案；以掩模层为掩模来刻蚀衬底，以形成第一开口。
12.如权利要求11所述的闪存存储单元的制造方法，其中第一开口具有圆化的底角。
13.如权利要求11所述的闪存存储单元的制造方法，其中形成第二开口的方法包括下列步骤在掩模层及第一开口的侧壁上形成一间隙壁；以及以掩模层和该间隙壁为掩模来刻蚀衬底，以形成第二开口。
14.如权利要求13所述的闪存存储单元的制造方法，其中第二开口具有圆化的底角。
15.如权利要求13所述的闪存存储单元的制造方法，其中在第二开口底部的衬底中形成高电压掺杂区的方法包括以掩模层及间隙壁为掩模，对衬底进行离子注入。
16.如权利要求10所述的闪存存储单元的制造方法，其中在第一开口和第二开口中的衬底表面上形成栅介电层的方法包括热氧化法。
17.如权利要求10所述的闪存存储单元的制造方法，其中同时形成第一和第二导体间隙壁的方法包括在该衬底上形成一共形导体层；以及各向异性地刻蚀该共形导体层，以在第一开口侧壁上形成第一导体间隙壁，同时在第二开口的侧壁上形成第二导体间隙壁。
18.如权利要求17所述的闪存存储单元的制造方法，其中该共形导体层的材料包括多晶硅。
19.如权利要求10所述的闪存存储单元的制造方法，还包括下列步骤在该衬底上形成一绝缘层，该绝缘层覆盖选择栅极和浮置栅极；以及形成贯穿该绝缘层的一接触窗，以电连接高电压掺杂区。
20.如权利要求19所述的闪存存储单元的制造方法，还包括在形成该绝缘层之前，在选择栅极和浮置栅极的侧壁上形成一绝缘间隙壁的步骤，该绝缘间隙壁用以在形成该接触窗的过程中保护浮置栅极。
全文摘要
本发明提供一种闪存存储单元及其制造方法，该闪存存储单元包括衬底、选择栅极、浮置栅极、栅介电层、高电压掺杂区以及源区。衬底上具有第一开口，其中还具有第二开口。选择栅极位于第一开口的侧壁上，浮置栅极位于第二开口的侧壁上，且栅介电层位于选择/浮置栅极与衬底之间。高电压掺杂区位于第二开口底部的衬底中，且源区位于第一开口外侧的衬底中。在该闪存存储单元的制造方法中，选择栅极和浮置栅极分别同时形成在第一开口和第二开口的侧壁上。
文档编号H01L27/115GK1591870SQ03155530
公开日2005年3月9日 申请日期2003年8月28日 优先权日2003年8月28日
发明者张格荥, 许汉杰 申请人:力晶半导体股份有限公司