一种半导体器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术：

NAND闪存已经成为目前主流的非易失存储技术，被广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且任然呈现需求不断增长的局面。NAND闪存的制造工艺也随之发展到了16nm，从二维的制造工艺向三维的制造工艺转化。

但是随着NAND闪存单元物理尺寸的缩小，也使NAND闪存制造工艺面临诸多的技术挑战，主要包括：非常小的图案(通常利用四间隔图案技术)，深宽比大于10时而产生的填充问题以及单元之间的串扰越来越严重的问题等。

为了解决单元之间的串扰问题在单元之间制备空气隙(air gap)是很有效的减小串扰的方法。在目前主流的NAND闪存芯片中均采用了空气隙的结构。目前国际上常见的空气隙的形状多为倒三角型，即空气隙的上半部分的宽度明显大于下半部分的宽度。这种倒三角结构会使相邻两条字线的隔离效果变差，使得单元的阈值电压出现漂移。

因此，有必要提出一种半导体器件的制造方法，以改善空气隙的隔离作用。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一提供一种半导体器件的制造方法，所述方法包括：

步骤A1：提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构；

步骤A2：形成覆盖所述浮栅结构和所述半导体衬底表面的掩膜层，并在所述掩膜层中形成开口，以暴露部分所述浅沟槽隔离结构；

步骤A3：刻蚀去除部分所述浅沟槽隔离结构中填充的浅沟槽隔离材料，以形成孔洞；

步骤A4：去除所述掩膜层；

步骤A5：形成覆盖所述半导体衬底和所述浮栅结构的层间介电层，以密封所述孔洞形成空气隙。

可选地，在所述步骤A1中，在所述半导体衬底的表面和浮栅结构上还形成有ONO层。

可选地，所述掩膜层为硬掩膜层。

可选地，所述硬掩膜层的材料包括氮化硅。

可选地，所述开口的宽度小于所述浅沟槽隔离结构宽度的五分之一。

可选地，在所述步骤A3中，所述刻蚀为湿法刻蚀。

可选地，所述湿法刻蚀为SiCoNi刻蚀方法。

可选地，所述空气隙的形状为椭圆形。

可选地，所述空气隙的深度大于等于所述浅沟槽隔离结构深度的三分之一。

可选地，在所述步骤A4和所述步骤A5之间还包括，在所述浮栅结构和所述半导体衬底的表面上形成刻蚀停止层的步骤。

可选地，所述刻蚀停止层的材料选自SiCN、SiN、SiC、SiOF或SiON中的一种或几种。

可选地，在所述步骤A5之后，还包括在所述层间介电层中形成接触的步骤。

本发明实施例二提供一种采用前述的制造方法所获得的半导体器件。

本发明实施例的半导体器件的制造方法，通过在相邻单元之间的浅沟槽隔离结构中形成空气隙，该空气隙显著增强有源区之间的隔离效果，降低存储单元的阈值电压Vt漂移，减少了单元之间的串扰，进而提高了器件的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A、图1B和图1C为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些 术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详 细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图1A至图1C和图2来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，图1A至图1C为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。

示例性地，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：

首先，执行步骤S201，提供半导体衬底，在所述半导体衬底上形成有若干浮栅结构，在相邻的所述浮栅结构之间形成有向下延伸至所述半导体衬底中的浅沟槽隔离结构。

如图1A所示，所述半导体衬底100，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

可采用本领域技术人员熟知的任何方法形成所述浮栅结构和浅沟槽隔离结构，例如，在所述半导体衬底100上形成浮栅层、掩膜层，并且图案化掩膜层，浮栅层的材料较佳地为多晶硅，以图案化的掩膜层为掩膜刻蚀浮栅层和半导体衬底，以形成浮栅结构102和浅沟槽，在浅沟槽中填充浅沟槽隔离材料，形成浅沟槽隔离结构101，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料。上述方法仅是示例性地，其他合适的方法也可适用于本发明。

如图1A所示，在所述半导体衬底100的表面和浮栅结构101上还形成有ONO层103。ONO(氧-氮-氧化物)层103由一层氮化物夹在两层氧化硅材料之间构成，中间的氮化物称为电荷陷阱材料也称为ONO阻挡层，在此仅以一层示出。

执行步骤S202，形成覆盖所述浮栅结构和所述半导体衬底表面的掩膜层，并在所述掩膜层中形成开口，以暴露部分所述浅沟槽隔离 结构。

掩膜层通常可以包括数种掩膜材料的任何一种，包括但不限于：硬掩膜材料和光刻胶掩膜材料。本实施例中，掩膜层为硬掩膜。所述硬掩膜的材料较佳地为氮化硅。

可采用光刻工艺等方法掩膜层中形成开口。如图1A所示，当所述掩膜层(未示出)的下方为ONO层103时，在掩膜层中形成开口后，可进一步的采用刻蚀的方法对ONO层103也进行刻蚀形成开口104，以暴露出部分浅沟槽隔离结构101，如图1A所示。所述开口的宽度小于浅沟槽隔离结构的宽度，较佳地，所述开口104的宽度小于所述浅沟槽隔离结构101宽度的五分之一。

执行步骤S203，刻蚀去除部分所述浅沟槽隔离结构中填充的浅沟槽隔离材料，以形成孔洞。

如图1B所示，刻蚀去除部分所述浅沟槽隔离结构101中填充的浅沟槽隔离材料，以形成孔洞105a。

本实施例中，所述刻蚀较佳地为湿法刻蚀。所述湿法刻蚀应具有对浅沟槽隔离材料较大的刻蚀选择比，例如选用SiCoNi刻蚀方法进行所述刻蚀，所述SiCoNi刻蚀方法对所述浅沟槽隔离材料尤其是对于氧化硅具有高的刻蚀选择性，所述SiCoNi刻蚀方法中具体参数本领域技术人员可以根据工艺需要进行选择，并不局限于某一数值。可选的，所述湿法蚀刻还可以选用常用的其他方法，并不局限于上述示例，例如选用HF进行湿法蚀刻等。

上述刻蚀步骤刻蚀去除了大量的浅沟槽隔离材料，其刻蚀深度比较大，较佳地，刻蚀深度大于浅沟槽隔离结构深度的三分之一。由于在掩膜层中形成的开口比较小，在采用湿法刻蚀过程中，可使得形成的孔洞靠近浅沟槽隔离结构顶面的部分宽度较窄，进一步地，使得所述孔洞105a的形状为椭圆形。

执行步骤S204，去除所述掩膜层。示例性地，在所述掩膜层为氮化硅硬掩膜层时，可以采用湿法刻蚀或者干法刻蚀的方法去除所述掩膜层，本实施例中去除剩余的掩膜层的方法可以为湿法蚀刻工艺，由于去除所述掩膜层的刻蚀剂为本领域所公知，因此不再详述。

执行步骤S205，形成覆盖所述半导体衬底和所述浮栅结构的层 间介电层，以密封所述孔洞形成空气隙。

在形成所述层间介电层之前，可先在所述浮栅结构和所述半导体衬底的表面上形成刻蚀停止层的步骤。刻蚀停止层可包括一介电材料，如含硅材料、含氮材料、含碳材料、或相似物。本实施例中，所述刻蚀停止层的材料选自SiCN、SiN、SiC、SiOF或SiON中的一种或几种。示例性地，如图1C所示，在ONO层103上形成刻蚀停止层106，该刻蚀停止层106密封所述孔洞形成空气隙105。

之后，在所述刻蚀停止层106上形成覆盖所述半导体衬底100和所述浮栅结构102的层间介电层(未示出)。

层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在所述S205之后，还包括在所述层间介电层中形成接触的步骤，在此不再赘述。

至此，完成了本发明实施例的半导体器件的制造工艺的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述浮栅结构上形成控制栅，以及制作NAND存储器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。

本发明实施例的半导体器件的制造方法，通过在相邻单元之间的浅沟槽隔离结构中形成空气隙，该空气隙显著增强有源区之间的隔离效果，降低存储单元的阈值电压Vt漂移，减少了单元之间的串扰，进而提高了器件的性能。

实施例二

本实施例中还提供一种采用实施例一中的制造方法获得的半导体器件，该半导体器件可以为NAND闪存。

由于前述的制造方法通过在相邻单元之间的浅沟槽隔离结构中形成空气隙，该空气隙显著增强有源区之间的隔离效果，降低存储单元的阈值电压Vt漂移，减少了单元之间的串扰，进而采用前述方法制造获得的半导体器件具有优异的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。