半导体器件的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术：

现有技术半导体器件的形成步骤包括：

请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有晶体管，所述晶体管包括：位于半导体衬底100表面的栅介质层110，覆盖所述栅介质层110的栅电极层120，覆盖所述栅介质层110和栅电极层120侧壁的侧墙130，以及分别位于所述侧墙130两侧的源极140和漏极150；

请参考图2，形成覆盖所述半导体衬底100和整个晶体管的层间介质层160；形成位于所述层间介质层160表面的图形化的光刻胶层170，所述图形化的光刻胶层170定义出后续形成的导电插塞的位置；

请参考图3，以所述图形化的光刻胶层170为掩膜，刻蚀所述层间介质层160，形成多个贯穿层间介质层160的开口180，所述开口180分别暴露出晶体管的栅电极层120、源极140和漏极150；

请参考图4，形成填充满所述开口180(如图3所示)的导电插塞190。

然而，随着半导体制造技术的进一步发展，工艺节点进一步增加，上述方法形成的半导体器件易产生漏电流，半导体器件的性能有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件的形成方法，形成的半导体器件不易产生漏电流，半导体器件的性能优越。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；形成位于所述半导体衬底表面的栅介质层和覆盖所述栅介质层的第一栅电极层；形成覆盖所述栅介质层和第一栅电极层侧壁的侧墙；形成位于所述侧墙两侧的半导体衬底内的源极和漏极；形成牺牲层，所述牺牲层覆盖部分侧墙、半导体衬底表面、源极和漏极，但暴露出第一栅电极层表面；去除部分厚度的第一栅电极层，形成第二栅电极层；形成第二栅电极层后， 去除所述牺牲层；形成覆盖第二栅电极层、侧墙、半导体衬底表面、源极和漏极的层间介质层；形成贯穿所述层间介质层的多个开口，所述开口暴露出第二栅电极层、源极和漏极；形成位于所述开口内，与第二栅电极层、源极和漏极相接触的导电插塞。

可选的，所述第一栅电极层的厚度比第二栅电极层的厚度大50埃-100埃。

可选的，所述第一栅电极层的材料为多晶硅或金属材料；所述第二栅电极层的材料为多晶硅或金属材料。

可选的，去除部分厚度的第一栅电极层，形成第二栅电极层的工艺为干法刻蚀工艺。

可选的，当所述第一栅电极层的材料为金属材料时，去除部分厚度的第一栅电极层，形成第二栅电极层的工艺参数为：压强范围为0-20毫托；功率范围为400瓦-800瓦，刻蚀气体为氯气、溴化氢、氩气和氮气。

可选的，当所述第一栅电极层的材料为多晶硅时，去除部分厚度的第一栅电极层，形成第二栅电极层的工艺参数为：压强范围为0-20毫托；功率范围为400瓦-800瓦，刻蚀气体为氯气、溴化氢、氩气和氦气。

可选的，所述牺牲层的材料为无定形碳或有机绝缘材料。

可选的，还包括：在去除牺牲层后，形成层间介质层前，形成覆盖第二栅电极层、源极和漏极的接触层。

可选的，所述接触层的材料为金属硅化物或具有掺杂离子的半导体材料。

可选的，形成贯穿所述层间介质层的多个开口后，所述侧墙的高度至少为100埃-150埃。

与现有技术相比，本发明的技术方案具有以下优点：

首先形成覆盖所述栅介质层的第一栅电极层，然后形成覆盖所述栅介质层和第一栅电极层侧壁的侧墙，之后再去除部分厚度的第一栅电极层形成第二栅电极层。如此以来，侧墙与第二栅电极层间具有高度差，也就是说，本发明的实施例的侧墙高度较现有技术的大，即便后续在刻蚀层间介质层形成开口的过程中，用作转移图形的光刻胶图形发生偏移，由于侧墙的高度较高， 因此最后形成开口时，侧墙仍能较好的覆盖半导体衬底，因此后续形成的导电插塞与侧墙底部的半导体衬底不发生接触，避免了该部分区域短路导致的漏电流，半导体器件的性能得到提高。

进一步，所述第一栅电极层的厚度比第二栅电极层的厚度大50埃-100埃，形成开口后，剩余的侧墙更多，后续可更好的将导电插塞与侧墙底部的半导体衬底隔离，进一步提高半导体器件的性能。

更进一步的，在去除牺牲层后，形成层间介质层前，形成覆盖第二栅电极层、源极和漏极的接触层。所述接触层可有效降低第二栅电极层和导电插塞之间、源极和导电插塞之间、以及漏极和导电插塞之间的接触电阻，进一步提高半导体器件的性能。

附图说明

图1-图5是现有技术半导体器件的形成过程的剖面结构示意图；

图6-图13是本发明实施例的半导体器件的形成过程的剖面结构示意图。

具体实施方式

正如背景技术所述，现有技术的方法形成的半导体器件易产生漏电流，半导体器件的性能有待进一步提高。

经研究发现，请参考图5，随着半导体制造技术的进一步发展，工艺节点进一步增加，实际形成图形化的光刻胶层170时，其用于定义导电插塞位置的图形发生了偏移，以所述发生偏移的光刻胶层170为掩膜刻蚀层间介质层160形成开口180(参考图3)时，还刻蚀了部分侧墙130，使得原本被侧墙130覆盖的部分半导体衬底100(图中虚线所示)暴露于开口180中，因而后续形成的导电插塞190与上述原本被侧墙130覆盖的部分半导体衬底100相接触，从而造成了短路，产生漏电流，影响了半导体器件的性能。

经过进一步研究发现，即便图形化的光刻胶层170中用于定义导电插塞位置的图形发生了偏移，若刻蚀形成开口180时，未暴露出被侧墙130覆盖的部分半导体衬底100，形成的导电插塞190不与原本被侧墙130覆盖的部分半导体衬底100相接触，则可以避免短路，产生漏电流，半导体器件的性能 不会受影响。

在此基础上，本发明的实施例提供了一种半导体器件的形成方法，提供半导体衬底；形成位于所述半导体衬底表面的栅介质层；形成覆盖所述栅介质层的第一栅电极层；形成覆盖所述栅介质层和第一栅电极层侧壁的侧墙；形成位于所述侧墙两侧的半导体衬底内的源极和漏极；形成牺牲层，所述牺牲层覆盖部分侧墙、半导体衬底表面、源极和漏极，但暴露出第一栅电极层表面；去除部分厚度的第一栅电极层，形成第二栅电极层；形成第二栅电极层后，去除所述牺牲层；形成覆盖第二栅电极层、侧墙、半导体衬底表面、源极和漏极的层间介质层；形成贯穿所述层间介质层的多个导电插塞，所述导电插塞分别与第二栅电极层、源极和漏极相接触。相比于现有技术，在形成导电插塞的过程中，即便图形化的光刻胶层发生偏移，也仅刻蚀掉部分厚度的侧墙，并不会暴露出被侧墙覆盖的部分半导体衬底，因而形成的导电插塞与被侧墙覆盖的部分半导体衬底不直接接触，避免了短路，产生漏电流。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图6，提供半导体衬底200；形成位于所述半导体衬底200表面的栅介质层205；形成覆盖所述栅介质层205的第一栅电极层210。

所述半导体衬底200用于为后续工艺提供平台，所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。本发明的实施例中，所述半导体衬底200为硅衬底，并且，所述半导体衬底200包括第一区域I和与之相邻的第二区域II，其中，第一区域I用于形成n型场效应管，第二区域II用于形成p型场效应管，两者之间通过浅沟槽结构201相隔离。

所述栅介质层205用于在后续隔离n型场效应管的栅电极层和半导体衬底200、并且隔离p型场效应管的栅电极层和半导体衬底200。所述栅介质层205的材料为氧化硅或高K介质，例如氧化铪、氧化钛、氧化铝等。本发明的实施例中，所述栅介质层205的材料为氧化硅。

所述第一栅电极层210用于后续刻蚀形成n型场效应管和p型场效应管 的栅极，所述第一栅电极层210的厚度比预定形成的n型场效应管和p型场效应管的栅极厚度大50埃-100埃，以便于后续形成较高厚度的侧墙。本发明的实施例中，预定形成的n型场效应管和p型场效应管的栅极厚度为400埃，第一栅电极层210的厚度为480埃。

所述第一栅电极层210的形成工艺为沉积工艺，所述第一栅电极层210的材料为多晶硅或金属(例如铝、铜等)。本发明的实施例中，所述第一栅电极层210的材料为多晶硅。

请参考图7，形成覆盖所述栅介质层205和第一栅电极层210侧壁的侧墙215；形成位于所述侧墙215两侧的半导体衬底200内的源极和漏极(未标示)。

所述侧墙215用于后续隔离第二栅电极层、导电插塞以及位于侧墙215底部的部分半导体衬底200。所述侧墙215的形成步骤包括：形成覆盖所述第二栅电极层210的顶部和侧壁、栅介质层205的侧壁、以及半导体衬底200表面的侧墙薄膜(未图示)；回刻蚀所述侧墙薄膜，形成覆盖所述第一栅电极层210的侧壁和栅介质层205的侧壁的侧墙215。由于第一栅电极层210的厚度比预定形成的n型场效应管和p型场效应管的栅极厚度大50埃-100埃，而侧墙215覆盖第一栅电极层210的侧壁，自然地，相比于预定形成的n型场效应管和p型场效应管而言，所述侧墙215的高度较大，大于后续形成的第二栅电极层的高度。

所述侧墙215的材料与第一栅电极层210的材料间的刻蚀选择比小于1，即相同刻蚀工艺下，刻蚀第一栅电极层210的速率大于刻蚀侧墙215的速率。所述侧墙215还应是绝缘材料，以起到前文中所述的隔离效果。因此，所述侧墙215的材料为氮氧化硅、氮化硅、氮化钛等。本发明的实施例中，所述侧墙215的材料为氮化硅。

所述源极和漏极以第一栅电极层210和侧墙215为掩膜形成。本发明的实施例中，第一区域I的源极和漏极采用掺杂工艺形成，第二区域II的源极和漏极的形成步骤包括：以第一栅电极层210和侧墙215为掩膜刻蚀(包括干法刻蚀工艺和湿法刻蚀工艺)第二区域II的半导体衬底200，形成sigma状的沟槽；向所述sigma状的沟槽内填充应力材料，例如硅锗，以增加p型场 效应管沟道区的载流子迁移率。

需要说明的是，由于n型场效应管和p型场效应管对沟道区载流子的要求不同，所述第一区域I和第二区域II的源极和漏极的形成方法不同，两个区域的源极和漏极需要分别形成，在此不再赘述。

请参考图8，形成牺牲层220，所述牺牲层220覆盖部分侧墙215侧壁、半导体衬底200表面、源极和漏极，但暴露出第一栅电极层210顶部表面。

所述牺牲层220用于在后续去除部分厚度的第一栅电极层210时保护半导体衬底200表面、源极和漏极不受损伤。所述牺牲层220的形成工艺为沉积工艺，例如化学气相沉积工艺。为便于后续去除，所述牺牲层220的材料为无定形碳(a-c)或有机绝缘材料(，organic dielectric layer，ODL)例如抗反射材料(BARK)。本发明的实施例中，所述牺牲层220还覆盖侧墙215远离第一栅电极层210一侧的表面，以在后续去除第一栅电极层210的过程中保护侧墙215不被刻蚀，以利于后续形成导电插塞的过程中更多厚度的侧墙215不被刻蚀。

需要说明的是，在本发明的其他实施例中，所述牺牲层220也可以仅覆盖侧墙215远离第一栅电极层210一侧的部分表面，只要前述侧墙215的高度较大，后续均可形成不易产生漏电流的半导体器件。

请参考图9，去除部分厚度的第一栅电极层210(如图8所示)，形成第二栅电极层230。

所述第二栅电极层230用于后续作为形成的半导体器件的栅极。所述第二栅电极层230的厚度即为后续待形成的半导体器件的栅极厚度。形成所述第二栅电极层230的工艺为刻蚀工艺，例如干法刻蚀工艺。由于所述第二栅电极层230由第一栅电极层210刻蚀后得到，因此所述第二栅电极层230的材料与第一栅电极层210相同，为多晶硅或金属材料。

在本发明的一个实例中，所述第一栅电极层210的材料为多晶硅，去除部分厚度的第一栅电极层210，形成第二栅电极层230的工艺参数为：压强范围为0-20毫托；功率范围为400瓦-800瓦，刻蚀气体为氯气、溴化氢、氩气和氦气。

在本发明的另一个实例中，所述第一栅电极层210的材料为金属材料，例如铜，去除部分厚度的第一栅电极层210，形成第二栅电极层230的工艺参数为：压强范围为0-20毫托；功率范围为400瓦-800瓦，刻蚀气体为氯气、溴化氢、氩气和氮气。

需要说明的是，如图所示，形成第二栅电极层230后，所述侧墙215与第二栅电极层230具有高度差h_o，所述高度差为50埃-100埃。

请参考图10，形成第二栅电极层230后，去除所述牺牲层220(参考图9)。

去除所述牺牲层220，以利于后续形成层间介质层。去除所述牺牲层220的方法为湿法刻蚀工艺或干法刻蚀工艺。本发明的实施例中，去除所述牺牲层220的工艺为干法刻蚀工艺。

请参考图11，形成覆盖第二栅电极层230、源极和漏极的接触层240；形成覆盖侧墙215、半导体衬底200表面和接触层240的层间介质层250。

所述接触层240用于在后续步骤中降低第二栅电极层230和导电插塞之间、源极和导电插塞之间、以及漏极和导电插塞之间的接触电阻。所述接触层240的材料为金属硅化物或具有掺杂离子的半导体材料，例如硅、锗、硅锗或碳化硅。所述接触层240的形成工艺为沉积工艺。本发明的实施例中，所述接触层24的形成步骤包括：采用选择性外延沉积工艺在所述源极、漏极和第二栅电极层230表面形成半导体层(未图示)；在所述半导体层表面形成金属层；采用退火工艺使所述半导体层转化为金属硅化物材料的接触层240；在退火工艺之后，去除剩余的金属层。其中，所述半导体材料为硅、锗、硅锗或碳化硅，所述金属层的材料包括镍或钴，形成的金属硅化物即为上述半导体材料和金属层反应后的产物，为镍硅、镍锗、镍硅锗、钴硅、钴锗、钴硅锗等。

所述层间介质层250用于相邻的导电插塞等导电元件。所述层间介质层250的形成工艺为沉积工艺，例如化学气相沉积工艺。所述层间介质层250的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅等，且后续刻蚀形成开口的过程中，刻蚀层间介质层250的速率高于刻蚀侧墙215的速率，以利于后续形成开口后，原本形成有侧墙215的半导体衬底200仍然被侧墙215覆盖。 本发明的实施例中，所述层间介质层250的材料为氮氧化硅，采用化学气相沉积工艺形成。

需要说明的是，在本发明的其他实施例中，也可以不形成所述接触层240，而直接形成覆盖第二栅电极层230、侧墙215、半导体衬底200表面、源极和漏极的层间介质层250。

请参考图12，形成贯穿所述层间介质层250的多个开口260，所述开口260分别暴露出第二栅电极层230、源极和漏极。

所述开口260用于后续填充导电材料，形成导电插塞。所述开口260的形成工艺为干法刻蚀工艺，其具体形成步骤包括：形成覆盖所述层间介质层250的光刻胶层265，所述光刻胶层265具有定义出开口260的图形(未标示)；以所述光刻胶层265为掩膜刻蚀所述层间介质层250，直至暴露出第二栅电极层230、源极和漏极。本发明的实施例中，由于还形成有接触层240，所述开口260暴露出接触层240。

如前文所述，随着工艺节点的增加，半导体制造工艺的难度进一步增加。按照现有的曝光显影工艺形成的光刻胶层265，其图形极易发生偏移，以所述图形发生偏移的光刻胶层265为掩膜，刻蚀层间介质层250形成开口260的过程中，极易刻蚀到侧墙215。本发明的实施例中，如图12所示，由于侧墙215的高度较高，且刻蚀过程中刻蚀侧墙215的速率小于刻蚀层间介质层250的速率，因此，形成开口260时，虽然刻蚀掉部分高度的侧墙215，但是原本被侧墙215覆盖的半导体衬底200(虚线A处所示)仍然被侧墙215暴露(该处侧墙的高度h₁至少为100埃-150埃)，而未暴露。

请参考图13，形成贯穿所述层间介质层250的多个导电插塞270，所述导电插塞270分别与第二栅电极层230、源极和漏极相接触。

所述导电插塞270用于传递电信号。所述导电插塞270的形成工艺为沉积工艺，例如原子层沉积工艺，所述导电插塞270的形成工艺还可以为电镀工艺，在此不再赘述。所述导电插塞270的材料为铋锡银合金、铋锡合金、铜、铝或钨。本发明的实施例中，采用原子层沉积工艺形成材料为钨的导电插塞。

由于前述形成开口260(如图12所示)时，侧墙215仍然覆盖虚线A处的半导体衬底200，该部分侧墙215起到了隔离导电插塞270和虚线A处的半导体衬底200的作用，避免了由于导电插塞270和虚线A处的半导体衬底200相接触导致的短路现象，有效解决了半导体器件的漏电流问题，提高了半导体器件的性能。

上述步骤完成后，本发明实施例的半导体器件的制作完成。由于首先形成覆盖所述栅介质层的第一栅电极层，然后形成覆盖所述栅介质层和第一栅电极层侧壁的侧墙，之后再去除部分厚度的第一栅电极层形成第二栅电极层。如此以来，侧墙与第二栅电极层间具有高度差，也就是说，本发明的实施例的侧墙高度较现有技术的大，即便后续在刻蚀层间介质层形成开口的过程中，用作转移图形的光刻胶图形发生偏移，由于侧墙的高度较高，因此最后形成开口时，侧墙仍能较好的覆盖半导体衬底，因此后续形成的导电插塞与侧墙底部的半导体衬底不发生接触，避免了该部分区域短路导致的漏电流，半导体器件的性能得到提高。

进一步，所述第一栅电极层的厚度比第二栅电极层的厚度大50埃-100埃，形成开口后，剩余的侧墙更多，后续可更好的将导电插塞与侧墙底部的半导体衬底隔离，进一步提高半导体器件的性能。

更进一步的，在去除牺牲层后，形成层间介质层前，形成覆盖第二栅电极层、源极和漏极的接触层。所述接触层可有效降低第二栅电极层和导电插塞之间、源极和导电插塞之间、以及漏极和导电插塞之间的接触电阻，进一步提高半导体器件的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。