具有增强的接触区的三维集成电路装置的制作方法

本申请案主张申请中的美国临时专利申请号61／778，562的优先权，其申请日为2013年3月13日。本发明是有关于包括至少一阵列区及一相关接触区之型式的三维集成电路(3DIC)装置，且特别是提供位于层间导体(例如位线插塞)之间的接触区的增强的电性接触以及交替叠层的有源层及绝缘层中的逐渐变薄的半导体或导体有源层。

背景技术：
高密度存储器装置被设计成包括闪存单元的阵列或其他型式的存储器单元。在某些例子中，存储器单元包括可被排列成3D架构的薄膜晶体管。在一个例子中，一种3D存储器装置包括多个叠层体的存储器单元的NAND字符串。这些叠层体包括被绝缘层隔开的半导体条(亦称为有源层)。3D存储器装置包括一阵列，其包括多个字线结构、多个字符串选择结构以及接地选择线，正交地排列在多个叠层体上面。包括电荷储存结构的存储器单元是形成于多个叠层体中的半导体条的侧表面与字线结构之间的交点。

技术实现要素：
有鉴于此，本发明提供了一种具有增强的接触区的三维集成电路装置，该装置包括一基板，此基板具有一上表面以及一从上表面延伸进入基板中的凹槽。凹槽具有一底部以及多个延伸在上表面与底部之间的侧部。这些侧部包括彼此横向配置的第一侧与第二侧。一叠层体包括交替叠层的多个有源层及多个绝缘层，覆盖在基板的上表面与凹槽上。至少某些有源层具有一上部及一下部，上部沿着一个在上表面上面且实质上平行于上表面的上平面延伸，而下部沿着一个在底部上面且实质上平行于底部的下平面延伸。每一个有源层具有第一与第二朝上延伸部，沿着第一侧与第二侧设置以从它们所属的有源层的下部延伸。导电条与这些有源层的第二朝上延伸部邻接。此装置的某些例子可包括下述的一个或多个。导电条可包括在第二朝上延伸部的侧上的侧壁间隙壁。第二侧可实质上垂直于上表面被配置，其中第一侧为一个与上表面夹出一锐角地被配置的向下及向内部倾斜的侧。导电条可具有下端及上端，下端是在凹槽中并延伸至凹槽中的不同深度，上端被设计成用于通过层间导体连接至覆盖的导体。导电条的上端可以位于相同的水平面(相同的水平面是平行于上表面)，或位于相对于上表面的不同水平面。导电条的上端或导电条的上端与相邻的第二朝上延伸部两者可提供着陆区给层间导体。一种用于与一装置的具交替叠层的有源层及绝缘层的一叠层体的有源层形成电性连接的方法，可被实现如下：一凹槽可被形成通过一基板的上表面，凹槽具有一底部以及多个延伸在上表面与底部之间的侧部，这些侧部包括彼此横向被配置的第一与第二侧。交替叠层的有源层及绝缘层之一叠层体系以下述方式形成在基板之上表面与凹槽上面：多个有源层的每一个的上部是形成为沿着一上平面并在上表面上面且实质上平行于上表面；多个有源层的每一个的一下部是形成为沿着一下平面并在底部上面且实质上平行于底部；多个有源层的每一个的第一与第二朝上延伸部，是沿着第一侧与第二侧设置并从它们所属的有源层的下部延伸；导电条邻接多个有源层的第二朝上延伸部。此方法的某些例子可包括下述的一个或多个。凹槽形成步骤可包括：形成第一侧作为一个与上表面夹出一锐角地被配置的向下及向内部倾斜的第一侧。导电条形成步骤可通过形成导电条作为位于第二朝上延伸部的侧上而非位于第一朝上延伸部的侧上的侧壁间隙壁而被实现。凹槽形成步骤可包括形成一实质上长方形的凹槽，具有第一、第二、第三及第四侧，其中第一侧及第三侧是彼此相对，且被配置为与上表面夹出锐角地的向下及向内部倾斜的侧部；以及导电条可被形成作为位于第二侧及第四侧的侧壁间隙壁，而非位于第一侧或第三侧。层间导体可被形成以接触导电条的上表面，上表面定义着陆区供层间导体用。着陆区可沿着实质上平行于上表面之一着陆区平面或与上表面夹出一锐角地延伸。着陆区可由导电条的上端及邻接的第二朝上延伸部所建立。本发明的其他实施样态及优点可在检阅图式、详细说明以及下述权利要求范围时获得。附图说明图1为一种3DNAND存储器阵列结构的立体图。为了说明的目的，从此图移除绝缘材料以露出额外结构。图2为一IC装置的一例子的一部分的简化剖面图，其显示层间导体于一接触区接触着陆区。图2A为一影像，其显示一层间导体如何可完全通过一个待与其电性接触的有源层的一例子。图3-图13显示层间导体于接触区的连接至着陆区中的工艺步骤的一个例子。图3为一基板的俯视平面图，基板包括位在一凹槽接触区的任一侧上的阵列区，其中图3A及图3B是沿着图3的线3A-3A及3B-3B。图4-图4B显示在沿着接触区中的一凹槽的第一侧形成斜面间隙壁之后的图3-图3B的结构。图5-图5B显示在一绝缘层接着一相当厚的导电材料的等向性(conformal)沉积之后的图4-图4B的结构。图6-图6B显示在导电材料的一非等向性刻蚀藉以从除了实质上垂直的第二侧以外的所有表面移除导电材料之后的图5-图5B的结构，一有源层之后续沉积是以图6A及图6B中的虚线表示。图7-图7D显示在重复图5-图6B的沉积及刻蚀步骤以后的图6-图6B的结构，用于建立覆盖于阵列区与接触区上的交替叠层的有源及绝缘层。图8为图7的两个并列结构的简化俯视平面图，但显示由额外工艺步骤所建立的阵列区中的位线及源极线。图9显示在阵列区之内建立字线在位线上面之后的图8的结构。图10为图9的接触区的放大视图，其显示图11所显示的层间导体的平面视图位置。图11为图10的一部分结构的剖面图，其显示层间导体通过绝缘间隙壁并接触由导电条及导电层的邻接的第一上部延伸所建立的着陆区。图12-图15显示一替代图10-图11所显示的例子，关于层间导体如何连接至着陆区。图12为图9的接触区的放大视图，但以虚线画出待刻蚀的一区域的轮廓。图13显示在刻蚀标示于图12中的区域之后的图12的结构，以能使所有的着陆区位于单一平面中。图14显示图13的结构，但指出图15所显示的层间导体将于何处被建立。图15显示在使一绝缘材料沉积在刻蚀出的区域之内且形成层间导体通过绝缘材料向下至着陆区之后的图13及图14的结构。图16为一种包括一3DNAND存储器阵列的集成电路的示意图。【符号说明】ML1、ML2、ML3：金属层102～105、112～115：半导体条102B、103B、104B、105B、112A、113A、114A、115A：阶梯结构109、119：SSL栅极结构／字符串选择结构125-1～125-N、254：字线126、127：接地选择线128、252：源极线210A：IC装置212：半导体基板212A：基板214、214A：阵列区216、216A：接触区218、218A：叠层220、220A、220B：有源层222、222A：绝缘层224、224A、224B：层间导体226、226A：着陆区227B：位置228：凹槽230：上表面232：第一侧233：角度234：第二侧235：底部236：斜面间隙壁240：导电材料242：导电条244：间隙245：层间介电／层间介电填充247：第一朝上延伸部248：第二朝上延伸部250、1059：位线251：区块255：接地选择线／栅极选择线256：字符串选择线257：锐角258、259：平面260：平面视图位置262：绝缘间隙壁266：区域268：位置270：绝缘材料具体实施方式下述说明一般将参考具体构造实施例及方法。吾人应理解到并未意图将本发明限制于详细揭露的实施例及方法，但本发明可能通过使用其他特征、元件、方法及实施例而实行。较佳实施例是被描述以说明本发明，而非限制其由下述权利要求范围所定义的范畴。熟习本项技艺者将认定针对下述说明的各种等效变化。各种实施例中的相同元件通常以相同的参考数字表示。又，除非另有说明，否则专门用语绝缘体及导体表示电气绝缘体及导电体。图1为一种3DNAND存储器阵列结构的立体图。为了说明的目的，从此图移除绝缘材料以露出额外结构。举例而言，绝缘层是在叠层中的半导体条(例如112-115)之间被移除，且在半导体条的叠层之间被移除。多层阵列是形成于一绝缘层上，并包括多条字线125-1WL、...、125-NWL，其与多个叠层等向性地形成。多个叠层包括半导体条112、113、114、115。相同平面中的半导体条是通过阶梯结构(亦称为位线结构)而电性耦接在一起。应用至偶数存储器页(evenmemorypage)时，从整体结构的背面到前面，所显示字线编号从1上升至N。对奇数存储器页(oddmemorypage)而言，从整体结构的背面到前面，字线编号从N递减至1。阶梯结构112A、113A、114A、115A终结在此结构的每个有源层中的半导体条(例如半导体条112、113、114、115)。如图中显示的，这些阶梯结构112A、113A、114A、115A被电连接至不同的位线，以供连接至译码电路，用于选择此阵列之内的平面。这些阶梯结构112A、113A、114A、115A可以于定义多个叠层体的同时被图案化。阶梯结构102B、103B、104B、105B终结半导体条(例如半导体条102、103、104、105)。如图中显示的，这些阶梯结构102B、103B、104B、105B被电连接至不同的位线，以供连接至译码电路，用于选择此阵列之内的平面。这些阶梯结构102B、103B、104B、105B可以于定义多个叠层体的同时被图案化。任何半导体条的既定叠层被耦接至阶梯结构112A、113A、114A、115A或阶梯结构102B、103B、104B、105B，而非两者。叠层的半导体条具有位线端至源极线端方向或源极线端至位线端方向的两个相反方向的其中一个。举例而言，叠层的半导体条112、113、114、115具有位线端至源极线端方向；而叠层的半导体条102、103、104、105具有源极线端至位线端方向。在一替代方法中，此方块的一个有源层中的所有半导体条可终结于相同的阶梯式结构中。此叠层的半导体条112、113、114、115于一端由阶梯结构112A、113A、114A、115A所终结，通过SSL栅极结构119、接地选择线GSL126、字线125-1WL至125-NWL、接地选择线GSL127，而于另一端由源极线128所终结。此叠层的半导体条112、113、114、115并未到达阶梯结构102B、103B、104B、105B。此叠层的半导体条102、103、104、105于一端由阶梯结构102B、103B、104B、105B所终结，通过SSL栅极结构109、接地选择线GSL127、字线125-NWL至125-1WL、接地选择线GSL126，而于另一端由一源极线所终结(被图的其他部分遮住)。此叠层的半导体条102、103、104、105并未到达阶梯结构112A、113A、114A、115A。一层存储器材料使字线125-1WL至125-NWL与半导体条112-115及102-105分离。接地选择线GSL126及GSL127是与多个叠层(类似于字线)等向性地形成。每个叠层的半导体条于一端由阶梯结构所终结，而于另一端由一源极线所终结。举例而言，叠层的半导体条112、113、114、115于一端由阶梯结构112A、113A、114A、115A所终结，而于另一端上由源极线128所终结。于图的近端，每隔一个叠层的半导体条是由阶梯结构102B、103B、104B、105B所终结；而每隔一个叠层的半导体条是由一单独的源极线所终结。于图的远程，每隔一个叠层的半导体条是由阶梯结构112A、113A、114A、115A所终结；以及每隔一个叠层的半导体条是由一单独的源极线所终结。位线及字符串选择线是形成于图案化导体层(例如金属层ML1、ML2以及ML3)中。晶体管是形成于半导体条(例如112-115)与字线125-1WL至125-NWL之间的相交点。在这些晶体管中，半导体条(例如113)作为此装置的通道区。半导体条(例如112-115)可作为栅极介电层(gatedielectric)以供晶体管用。字符串选择结构(例如119、109)是在定义字线125-1WL至125-NWL的相同的步骤期间被图案化。晶体管是形成于半导体条(例如112-115)与字符串选择结构(例如119、109)之间的相交点。这些晶体管作为耦接至译码电路的字符串选择开关，用于选择此阵列中的特定叠层。在一替代方法中，有源层是被图案化成为字线，且在叠层体之间的通道可以是垂直的。举例而言，参见共同拥有的美国专利申请公开号2012／0182808，申请日为2011年1月19日，名称为″存储器装置，及其制造方法与操作方法(MemoryDevice，ManufacturingMethodAndOperatingMethodOfTheSame)″，发明人为Hang-TingLue及Shi-HungChen，在此提出以作参考。图1所显示的3D存储器装置使用手指VG(垂直栅极)，类似共同拥有的美国专利公开号2012／0182806，申请日为2011年4月1日，名称为″具有交替存储器字符串方向及字符串选择结构的3D阵列的存储器架构(MemoryArchitectureof3DArrayWithAlternatingMemoryStringOrientationandStringSelectStructures)″，发明人为Shih-HungChen及Hang-TingLue。垂直栅极(VG)结构及其他3D结构可通过使用非常薄的薄膜有源层(例如1至10毫微米厚)而被制出，可能是协助解决某些问题的一个解决方法。然而，使用这样的薄膜有源层会造成层间导体连接至着陆区这方面的问题和挑战。与完成接触至非常薄的薄膜有源层相关的问题，将参考图2及2A图并讨论如下。图2为包括一基板212A的一IC装置210A的一部分的简化剖面图，此基板包括一阵列区214A及一接触区216A。有源层220A及绝缘层222A的一交替叠层218A覆盖于阵列区与接触区上面。层间导体224A延伸至有源层220A的着陆区226A。图2A为一影像，其显示当有源层220B的厚度较薄时，一层间导体224B能完全通过一有源层220B；这样做可完成制造上关键的步骤，且可能将接触区限制至层间导体224B之周边。为了透视层间导体224B及有源层220B的相对尺寸，位于图2A的左下角的线为50nm长。除了通过有源层220B以外，薄膜有源层220B与层间导体224B接触的部份，会形成硅化物，则会导致由硅的消耗所产生的孔洞(void)的问题。这个问题是显示于位置227B，其显现为一较亮的区域，藉以指出有源层220B之内的硅的消耗。以致缩小有源层220B与层间导体224B之间的接触区。例如，当层间导体224B中的钨接触有源层220B中的硅时。薄膜的硅层于接触区形成硅化钨时被消耗而导致孔洞。图3-图13显示工艺步骤的一个例子，用于层间导体224于接触区216的连接至着陆区226。图3为一基板212的俯视平面图，基板212包括位在一凹槽228(未标示)的接触区216(未标示)的任一侧上的第一与第二阵列区214。接触区216是通过一凹槽228而形成，凹槽228从基板的一上表面230延伸进入基板212中。图3A及图3B是沿着图3的线3A-3A以显示沿着第一侧232的剖面图，而沿着图3的线3B-3B以显示沿着第二侧234的剖面图，并显示凹槽228。凹槽228是通过两对侧的第一侧232，通过连接第一侧的两对侧的第二侧234，以及通过底部235而被定义。图4-图4B显示在沿着第一侧232形成一斜面间隙壁236之后的图3-图3B的结构，以能使凹槽228由实质上垂直的第二侧234以及由斜面间隙壁236所建立的倾斜的第一侧232所定义。斜面间隙壁236的表面相对于铅垂线向下倾斜一角度233。关于斜面间隙壁236的材料的选择是部分通过用于形成斜面间隙壁236的期望工艺而决定。在一个例子中，斜面间隙壁为多晶硅，但亦可使用其他材料，例如其他半导体或金属。倾斜轮廓可通过使用各种技术而做出。一项技术使用光刻以做出倾斜轮廓。例如，当以图3A及图3B的凹槽228(具有垂直侧)的沟槽开始时，将一光刻胶涂敷至大部分的阵列区214以保护第二侧234同时使第一侧232曝光。之后接着一非等向性刻蚀，或以某些离子轰击刻蚀，用于在第一侧232上形成倾斜轮廓。另一项技术使用一刻蚀工艺。一刻蚀止挡层(例如一氮化层)是沉积在像凹槽228的沟槽的底部235上。在刻蚀止挡层沉积之后，一种例如多晶硅的材料是沉积在凹槽228之内。在凹槽228内的大部分材料是被移除，而沿着界定凹槽228的所有四个侧232、234留下类似于斜面间隙壁236的一斜面间隔层。通过使用一光刻胶掩模及适当的刻蚀步骤，沿着第二侧234的斜面间隔层是被移除，只沿着第一侧232留下斜面间隙壁236。图5-图5B显示在一绝缘层222的等向性地沉积，接着相当厚的一层导电材料240的等向性地沉积之后的图4-图4B的结构。在一个例子中，绝缘层222为一种氧化物(例如二氧化硅)；亦可使用例如SiN、SiON及A12O3的其他材料。绝缘材料亦可以是多层，例如氧化硅／氮化硅／氧化硅(ONO)、氧化硅／高k介电／氧化硅(O／high-k／O)。于此例子，导电材料240为掺杂的多晶硅(使用例如As、P的掺质)，但是亦可譬如使用例如单一金属或金属(包括Al、Cu、W、Ti、Co、Ni)的组合的材料。导电材料240亦可是例如TiN／TaN／A1Cu的金属化合物，或例如大量掺杂的硅化物(包括TiSi、CoSi)的半导体化合物。图5中的虚线表示图3的侧232、234的位置。图6-图6B显示在导电材料240的一非等向性刻蚀之后的图5-图5B的结构。这样做可从在底部235之上，在凹槽228之内以及在阵列区214的上表面230上面的水平表面移除部分导电材料240。倾斜的第一侧232是以角度233倾斜，角度233是大到足以确保导电材料240亦在非等向性刻蚀期间从倾斜的第一侧232被移除。角度233主要取决于用于斜面间隙壁236的特殊材料与所使用的非等向性刻蚀。然而，属于非等向性刻蚀的方向性特征的非等向性导致侧壁间隙壁的形成在有源层的朝上延伸部上，藉以沿着第二侧234提供大致上垂直地延伸的导电材料240的导电条242。导电材料240是完全从倾斜的第一侧232被移除，如图6A所示，而在图6B中，导电条242是显示位于第二侧234。之后接着的是虚线所显示的一有源层220的等向性地沉积，其遵循绝缘层222及导电条242的轮廓。有源层220为一种半导体或导电材料(例如多晶硅)，但亦可使用例如如上所述关于导电材料240的其他材料。一种替代顺序可被使用于有源及绝缘层220、222的沉积。此外，导电条242可通过除在定义凹槽228的所有表面上沉积导电材料240之外而建立。举例而言，导电条242可通过图案化刻蚀而非侧壁间隙壁工艺，或通过其他技术而建立。图7-图7D显示在重复图5-图6B的沉积及刻蚀步骤以后的图6的结构，用于建立覆盖于阵列区214与接触区216上的交替叠层的有源层220及绝缘层222的一叠层体218。图7A-图7D为相对于图7的放大剖面图。层220、222的叠层体218等向性地延伸在阵列区214的上表面230上面，且亦等向性地延伸在凹槽接触区216上面，其是在底部235、倾斜的第一侧232与第二侧234上面。图7-图7A表示在凹槽228之内的有源层220及绝缘层222的叠层体218已被切割，以能使一间隙244将叠层体分割成左右侧。分开凹槽228内的有源层220及绝缘层222允许使用两个第二侧234供单元的不同区块(如以图8中的区块251所显示)用。叠层体218包括分别沿着第一侧232与第二侧234之在凹槽228之内的有源层220的第一朝上延伸部247与第二朝上延伸部248。叠层体218的建立然后接着以一绝缘材料(例如氧化硅)覆盖此结构。图8为在刻蚀有源层220及绝缘层222的叠层体218以在阵列区214中建立局部位线250及源极线252的层以后的图7的两个并列结构的简化俯视平面图。于某些例子中，同时刻蚀整个叠层体218。相同的刻蚀图案可能会或可能不会用于局部位线250的每个区块251。处理步骤一般并未影响接触区216。于某些例子中，源极线252可对应至图1中的源极线128。位线250为在有源层之内的局部位线。如以下更详细讨论的，层间导体224是用于将局部位线250的层连接至全局位线(未显示)，例如显示为一般从图1中的左上朝右下延伸的最上面的元件的全局位线。图9显示在阵列区214之内建立字线254之后的图8的结构的俯瞰图。字线254对应至图1中的字线125-1至125-N。又于一端建立的是一条栅极选择线255，而于相反端建立的是一条字符串选择线256。接地选择线255是对应至图1的接地选择线126、127，并用于将源极线252连接至局部位线250。字符串选择线256是对应至图16中的字符串选择线1064。于此例子中，使用有源层220以形成局部位线。于其他例子中，可使用有源层220来建立源极线而非位线。在形成图9的结构之后，参见图10，一层间介电填充245是形成在阵列区214及接触区216上面。层间介电245可以是例如氧化硅的一绝缘体或如上参考绝缘层222所述。如以下所讨论的，接触通道可形成于层间介电245中以露出由第一朝上延伸部247与他们相邻的导电条242所建立的着陆区226。通道可以以层间导体填满。如上所述，包括全局位线、字符串选择线等等的阵列区结构可形成在层间介电上面并与层间导体接触。图10为包括接触区216的图9的一部分结构的放大俯瞰或布局图。图10显示关于图11所显示的层间导体224的平面视图位置260。图11为显示由导电条242及相邻的有源层220的朝上延伸部247所建立的着陆区226的图10的一部分结构的剖面图。垂直导电条242具有在于凹槽的不同深度接触叠层的各个有源层的凹槽中的多个下侧，并具有名义上位于沿着平面258、259的多个上侧，于此“名义上”意味着它们是在工艺的限制之内以及在制造变化之内位在平面上。导电条被设计成用于连接或提供接触着陆区，以供于凹槽的不同深度的对应的有源层通过层间导体224连接至覆盖的导体。绝缘间隙壁262是形成于有源层220中，位于覆盖于着陆区226上的位置。这样做的一种方法是用于为每个层间导体224形成一通道，以能使其通过层间介电245及通过覆盖于着陆区226上的有源层220。之后接着氧化或氮化通道的有源层220的表面，用于从有源层的氧化材料建立绝缘间隙壁262。如图11所示，层间导体与导电条接触，层间导体具有一标称宽度(nominalwidth)，于此“标称”意味着在工艺的限制之内以及在制造变化之内具有所命名的宽度。虽然未显示于这张图中，但是有源层可以比那个标称宽度来的更薄。然而，这些导电条于它们的上侧可具有一间距(从一条导电条的中心至其相邻的导电条的中心的距离)，其至少与层间导体的标称宽度一样大，或大于层间导体的标称宽度。这提供显着的对准裕度，藉以简化结构的制造，即使对可能是大约十或二十毫微米(或更小)厚的有源层而言，其可被视为一临界厚度。于此临界厚度下，欲通过使用一垂直通道完成接触至个别的有源层，且形成结构是具有合理的可靠度，是非常难以达到的。或者，通道可以与一绝缘层成一直线以建立绝缘间隙壁262。导电材料接着被沉积在通道之内以通过层间介电245、通过绝缘间隙壁262中的开口部，并向下至着陆区226以建立层间导体224。因此，层间导体224延伸通过层间介电245、通过覆盖的有源层220并向下至着陆区226。依此方式，层间导体224接触相关的着陆区226，但是与覆盖的有源层220电性绝缘。在一个使用有源层220以形成局部位线的实施例中，层间导体224将供局部位线250用的着陆区226连接至全局位线(未显示)。于此例子中，在接触区216之内的着陆区226沿着两个不同的平面258、259延伸，每个平面258、259与上表面230夹出一锐角257。因此，于此例子中，导电条242的上端相对于上表面230是位于不同水平面。图12-图15显示一替代图10-图11所显示的例子，关于层间导体224如何连接至着陆区226。图12为图9的结构的中央部分的放大视图，其显示接触区216但以虚线画出待被刻蚀的一区域266的轮廓。图13为在刻蚀区域266之后，沿着图12的线13-13的剖面图。在刻蚀区域266之后，所有的着陆区226沿着被配置实质上平行于上表面230的单一平面延伸。因此，于此例子中，垂直导电条242具有在于凹槽中的不同深度接触叠层的各自的有源层的凹槽中的多个下侧，并具有名义上位于单一平面中的多个上侧。导电条是被设计成用于连接或提供接触着陆区，以供于凹槽的不同深度的对应的有源层通过层间导体224连接至覆盖的导体。图14显示图13的结构，但表示位于将建立层间导体224的位置268。图15显示在使一绝缘材料270沉积在图13的刻蚀出的区域266内之后的图13及图14的结构。导电条242的上端提供接触着陆区226以供覆盖的层间导体224连接至对应的有源层220。接触着陆区226是位于相对于基板212的上表面230的相同水平面，从而平行于上表面230。绝缘材料270的一例为二氧化硅，但亦可使用如上所述关于绝缘层222的其他绝缘材料。然后形成开口部通过绝缘材料270接着形成层间导体224通过绝缘材料270向下至着陆区226。虽然图12-图15所说明的程序需要一额外掩模以建立区域266，但与关于图10及图11所说明的程序比较而言，在接触着陆区226与未被选取的绝缘层222之间的绝缘，利用图12-图15的程序可以变得更大。图16为包括一3DNAND存储器阵列的一集成电路的示意图。集成电路1075包括在一个半导体基板212上的一3DNAND闪存阵列。基板212包括一阵列区214与一凹槽接触区216，而交替叠层的有源层220及绝缘层222的一叠层体218位于阵列区214及凹槽接触区216两者。一列译码器1061耦接至多条字线1062，并沿着存储器阵列1060的列来排列。一行译码器1063耦接至多条SSL线1064(包括字符串选择结构)，其沿着对应于存储器阵列1060中的叠层的行来排列，用于读取及编程来自阵列1060中的存储器单元的数据。一平面译码器1058是通过位线1059而耦接至存储器阵列1060中的多个平面。在总线1065上的地址被供应给行译码器1063、列译码器1061及平面译码器1058。于此例子中，方块1066中的感测放大器及数据输入结构是通过数据总线1067而耦接至行译码器1063。数据是通过数据输入线1071而从集成电路1075上的输入／输出端或从集成电路1075内部或外部的其他数据源被供应给方块1066中的数据输入结构。在所显示的实施例中，其他电路1074被包括在集成电路上，例如一通用处理器或特殊用途的应用电路，或提供由NAND闪存单元阵列所支持的系统单芯片(system-on-a-chip)功能性的模块的组合。数据是通过数据输出线1072而从方块1066中的感测放大器被供应给集成电路1075上的输入／输出端，或供应给集成电路1075内部或外部的其他数据目标。通过使用偏压配置状态机器1069被实施于此例子中的一控制器，控制通过方块1068中的单一或多重电压源所产生或提供的偏压配置电源电压(例如读取、擦除、编程、擦除确认及编程验证电压)的施加。控制器可能通过使用如已知技艺已知的特殊用途的逻辑电路而被实施。在替代实施例中，控制器包括一通用处理器，其可能被实施在相同的集成电路上，其执行一计算机程序来控制此装置的操作。在又其他实施例中，特殊用途的逻辑电路及一通用处理器的组合可能被利用于控制器的实行。上述说明可能已使用例如之上、之下、顶端、底部、在上面，在下面等等的专门用语。这些专门用语可能使用于说明及权利要求范围中以协助理解本发明，且不具有限制意义的用途。任何及所有专利申请及印刷出版物上文提到的系并入作参考。虽然参考上述较佳实施例及例子揭露了本发明，但吾人应理解到这些例子系意图成为例示而非限制意义。期待熟习本项技艺者在本发明的精神以及随附权利要求范围的范畴之内将想到这些修改及组合。