短沟道半导体器件加工的制作方法

专利名称：短沟道半导体器件加工的制作方法
技术领域：
001本发明一般地涉及半导体器件，更具体地涉及对具有短沟道区
的半导体器件进行加工。
背景技术：
002金属氧化物半导体场效应晶体管(M0SFET)广泛用于电子产业 中进行与模拟和数字电信号相关的开关、放大、滤波以及其他任务。 传统平面MOS晶体管包括形成于半导体衬底上的栅结构(称为栅堆栈)。 该栅堆栈一般包括位于衬底上的薄栅电介质和位于栅电介质之上的栅 电极。在该栅结构任一侧的衬底中形成源区和漏区，从而在栅结构之 下的衬底的上表面限定沟道区。
003工作时，使栅电极通电以在衬底的沟道区中产生电场，因此使 栅电介质下面的沟道薄部分反型并允许少数载流子通过沟道在源/漏 区之间移动。晶体管的阈值电压(Vt)是通过在栅堆栈下的半导体衬 底的表面形成反型层(例如，其中少数载流子的浓度超过多数载流子 的浓度)以使沟道导电所需的栅电压值。
004在半导体产品的制造和设计中存在连续工艺，其中电器件的特 征尺寸正被缩小以便例如增加器件密度、改善性能(如提高开关速度) 以及降低功耗。例如，希望的是縮小晶体管栅堆栈的长度并由此縮小 源区和漏区之间的沟道长度，从而提高驱动电流性能，特别是对于在 降低的栅电压的操作。栅结构的长度一般是平面晶体管中的最小尺度。 然而，光刻一般限制了能够可靠缩小晶体管尺寸的程度，其中最小栅 长一般受限于利用当前光刻和刻蚀技术可以重复图形化和刻蚀的最小 尺寸。
005除了加工工艺限制外，性能限制也是降低传统平面晶体管尺寸 (具体而言是栅长)的障碍。例如，随着栅长被缩短，晶体管性能可 能因短沟道效应而退化。在具有较长沟道的器件中，栅电压及其产生 的电场主要控制栅极下面的电荷耗尽。然而，在较短沟道的器件中，
沟道区还受源区和漏区电压影响，导致由于Vt下降而产生的断态电流
增大、亚阈值斜率退化以及输出电流减小。此外，因为耗尽縮短的沟 道需要较低栅电压，电子由源区注入漏区的势垒降低——这种情况有
时候称为漏致势垒降低(DIBL)。
006由于在平面晶体管的尺寸縮小方面达到了性能和工艺极限，最 近已把注意力转到具有"多栅"的晶体管设计(例如，非平面M0S晶 体管)。理论上，这些设计通过围绕沟道的两侧或多侧设置栅电极来对 縮小的尺寸(即"縮尺")沟道提供更多的控制，由此对相同的栅电介 质厚度可以获得较短的沟道长度或者类似的沟道长度可以用于较厚的 栅电介质层。由于栅电极材料的增加量所提供的额外控制，这一般用 来改善电流驱动和短沟道特性。
007图l和图2说明了一些多栅晶体管设计的示例，这些设计一般 以它们相应的栅结构形状来命名。双栅和三栅晶体管102和104分别 示于图1中，而四栅晶体管106和"PI"栅晶体管108示于图2中。 这些晶体管形成于绝缘体上硅(SOI)晶片110中，该晶片包括硅衬底 112和上覆的氧化物绝缘体114以及在氧化物114上面厚20.0-50.0 nm 的半导体层(未图示)。在形成晶体管时，上面的半导体层被刻蚀掉， 留下半导体材料的隔离岛或隔离块116，并在半导体块65上形成栅结 构(G)，块区116的两端经掺杂以在其中形成源区(S)和漏区(D)， 如图1和图2所示。多栅的设计提供了通过减轻縮尺的平面晶体管中 出现的短沟道效应来改善晶体管性能的前景。这主要归因于在沟道硅 体中控制电场的能力，因为栅极延伸到沟道的多个外侧上。
008除了反转型多栅晶体管，积累型多栅器件也被开发作为可替代 晶体管设计的进一步扩展。积累型晶体管器件一般提供高电流驱动和 降低的短沟道效应，其中此类器件中的阈值电压受限于可容纳于小沟 道区体积中的掺杂原子数量和对可用栅极材料的选择。因此，特别是 当试图使用肖特基源极和漏极器件时，积累型结构的使用增大了可用 阈值电压的范围并且为深亚微米结构提供了额外的性能。
009在操作中，当积累型晶体管被开启时，在器件的上、左和右界 面处形成积累层。同时，该器件的本体(或"基体")是准中性的(即 未耗尽)。该器件中的总电流是积累沟道中的电流和中性本体中的电流 之和。当该器件被关闭时，从界面中产生的耗尽区交汇在器件的中心 附近并夹断连接源区和漏区的硅的准中性部。只要掺杂剂原子的浓度 值保持相对较低，该夹断机制就能很好地起作用。然而，增大的掺杂 剂浓度会导致在沟道区中出现足够数量的电子(或电子浓度)，以致漏 电流在沟道区中形成。当沟道长度减小时尤其如此。要明白尽管这里
讨论的是n型沟道器件的情况，但假如对掺杂剂原子和施加偏压进行 适当的极性改变，所描述的基本原理也适用于p型沟道器件。
010这示于图3-图10中，其中说明了不同的沟道长度和掺杂剂浓 度，其漏电流可能(或没有)达到顶点。例如，在图3和图4中，说 明了第一 PI栅积累型多栅晶体管器件300，其中图4是图3沿线4-4 的截面图。晶体管器件300具有设于沟道区304之上的栅结构302。栅 结构302的栅电极材料306延伸进入晶体管300的掩埋氧化物308中， 而晶体管300的源区(S)和漏区(D) 310、 312位于沟道区304的任 一侧。栅电极材料306未显示于图4中。在该示例中，沟道304的长 度为L-80nm，掺杂浓度为1017cm'3。在这种情况下，导电通路314在 沟道区304中未完全连接或未形成。因此，当器件关闭(VG-0V且 VD=1V)时，较长的沟道长度和相对低的掺杂剂浓度导致沟道区中的 很少-没有电子，而在其中形成漏电流的可能性因此实际上不存在。
011在图5和图6中，说明了第二PI栅积累型多栅晶体管器件500， 其中图6是图5沿线6-6的截面图。晶体管器件500也具有设于沟道 区504之上的栅结构502，同时栅结构502的栅电极材料506延伸进入 晶体管500的掩埋氧化物508中，而晶体管500的源区(S)和漏区(D) 510、 512位于沟道区504的任一侧。栅电极材料506未显示于图6中。 在该示例中，沟道区504的长度仍为L=80nm，但掺杂浓度增大至 1018Cm.3。在这种情况下，导电通路514可能开始形成在沟道区504内。 但是，即使随着掺杂剂浓度增大，较长的沟道长度在源区510和漏区 512之间仍提供了充分间隔，以致当器件500关闭(VG^V且VD=1V) 时，沟道区504中的电子数(如果有的话)保持相对不足以使漏电流 在沟道区504中形成。
012图7和图8说明了第三PI栅积累型多栅晶体管器件700，其中 图8是图7沿线8-8的截面图。晶体管器件700的栅结构702设于沟 道区704之上，其中栅结构702的栅电极材料706延伸进入晶体管700 的掩埋氧化物708中。晶体管700的源区(S)和漏区(D) 710、 712 位于沟道区704的任一侧。栅电极材料706未显示于图8中。在该示 例中，沟道区704的长度减小至I^30nm，而掺杂浓度为1017cm~3。在 这种情况下，更明显的导电通路714在沟道区704中形成且减小的沟 道长度允许在沟道区704中建立10 m^的电子浓度。然而，当器件 700关闭(VG-0V且VD-1V)时，该电子积累对于在沟道区704中形 成漏电流而言仍然可能是不够的。
013图9和图IO说明了第四也是最后一个PI栅积累型多栅晶体管 器件900，其中图10是图9沿线10-10的截面图。晶体管器件900的 栅结构902设于器件900的沟道区904之上。栅结构902的栅电极材 料906延伸进入晶体管900的掩埋氧化物908中，而晶体管900的源 区(S)和漏区(D) 910、 912位于沟道区904的任一侧。栅电极材料 906未显示于图10中。在该示例中，沟道区904的长度再次减小至 L=30mn，而掺杂浓度重新提高至1018cm—3。在这种情况下，实质的导 电通路914在沟道区中形成，由此当器件900关闭(VG=0V且VD=1V) 时，实际相当数量的电子能够积累于沟道区904中，导致在此区域产 生不希望的漏电流。
014因此，仍然需要改进的晶体管器件和制造技术以实现减小尺寸 的优势，但要减轻或避免短沟道效应比如泄漏通道的形成，例如特别 是在积累型多栅晶体管器件中进行增大的掺杂浓度的地方。

发明内容
015本发明的一个或多个方面涉及形成积累型多栅晶体管器件以便 减轻短沟道效应。具体而言， 一种或多种类型的掺杂剂材料被注入到 该晶体管的沟道区、 一个或多个延伸区和/或源区或漏区，以减轻可能 导致不希望的漏电流的沟道区中导电通路的建立和电子的积累。


016图1 (现有技术)是说明多栅晶体管设计的示例的透视图，所
述晶体管设计包括双栅和三栅晶体管。
017图2 (现有技术)是说明其他多栅晶体管设计的示例的透视图， 所述晶体管设计包括四栅和"PI"栅晶体管。
018图3 (现有技术)是说明第一示例性多栅晶体管器件的截面图， 该器件具有较长沟道区和较轻掺杂浓度。
019图4 (现有技术)是图3中的晶体管沿线4-4的截面图。
020图5 (现有技术)是说明第二示例性多栅晶体管器件的截面图， 该器件具有较长沟道区和较重掺杂浓度。
021图6 (现有技术)是图5中的晶体管沿线6-6的截面图。
022图7 (现有技术)是说明第三示例性多栅晶体管器件的截面图，
该器件具有减小的沟道长度和较轻掺杂浓度。
023图8 (现有技术)是图7中的晶体管沿线8-8的截面图。
024图9 (现有技术)是展示第四示例性多栅晶体管器件的截面图，
该器件具有减小的沟道长度和较重掺杂浓度。
025图10 (现有技术)是图9中的晶体管沿线10-10的截面图。
026图11是依照本发明的一个或多个方面形成的第一示例性积累
型多栅晶体管器件的侧视图。
027图12是图11中的晶体管沿线12-12的截面图。
028图13是依照本发明的一个或多个方面形成的第二示例性积累 型多栅晶体管器件的侧视图。
029图14是图13中的晶体管沿线14-14的截面图。
030图15是依照本发明的一个或多个方面形成的第三示例性积累 型多栅晶体管器件的侧视图。
031图16是图15中的晶体管沿线16-16的截面图。
032图17是依照本发明的一个或多个方面形成的第四示例性积累 型多栅晶体管器件的侧视图。
033图18是图17中的晶体管沿线18-18的截面图。
034图19是依照本发明的一个或多个方面形成的第五示例性积累 型多栅晶体管器件的侧视图。
035图20是图19中的晶体管沿线20-20的截面图。
036图21是依照本发明的一个或多个方面形成的第六示例性积累 型多栅晶体管器件的侧视图。
037图22是图21中的晶体管沿线22-22的截面图。
038图23是依照本发明的一个或多个方面形成的第七示例性积累 型多栅晶体管器件的侧视图。
039图24是图23中的晶体管沿线24-24的截面图。
040图25是依照本发明的一个或多个方面形成的第八示例性积累 型多栅晶体管器件的侧视图。
041图26是图25中的晶体管沿线26-26的截面图。
042图27是依照本发明的一个或多个方面形成的第九示例性积累 型多栅晶体管器件的侧视图。
043图28是图27中的晶体管沿线28-28的截面图。
044图29是依照本发明的一个或多个方面形成的第十示例性积累 型多栅晶体管器件的侧视图。
045图30是图29中的晶体管沿线30-30的截面图。
046图31是依照本发明的一个或多个方面形成的第十一示例性积 累型多栅晶体管器件的侧视图。
047图32是图31中的晶体管沿线32-32的截面图。
048图33是依照本发明的一个或多个方面形成的第十二示例性积 累型多栅晶体管器件的侧视图。
049图34是图33中的晶体管沿线34-34的截面图。
具体实施例方式
050图11和图12说明了依照本发明的一个或多个方面形成的第一 示例性积累型多栅晶体管器件1100。在图11中，描述了半导体衬底 1102的横截面，其中源区1104和漏区1106、延伸区1108、 1110及沟 道区1112形成于衬底1102中。在图12中(未示于图11中)可以看 出在该多栅实施例中薄栅电介质U14和栅电极1116围绕沟道区1112。 另外，部分栅电极1116可能延伸进入衬底1102上的掩埋氧化物(未 示出)中。要明白，这里所谓的"衬底"可以包含任何类型的半导体 本体(例如，硅、锗硅、SOI)比如半导体晶片或晶片上的一个或多个 管芯，以及任何其他类型的半导体和/或与之相关的外延层。
051依照本发明的一个和多个方面，沟道区1112的一部分被掺杂 以减轻短沟道效应。该掺杂阻止沟道区1112中导电通路的建立，并因 而限制沟道内的电子积累，该电子积累会导致不希望的漏电流。在该 说明性示例中，沟道区1112的下部1118具有第一较低的掺杂剂浓度
(N-或P)，而沟道区1112的上部1120具有第二稍微增加的掺杂剂浓 度(N)。延伸区1108、 1110具有第三较高的掺杂剂浓度(N+)，而源 区1104和漏区1106具有第四最高的掺杂剂浓度(N++)。
052参考图12，可以看出(在该示例中)仅沟道区1112的底部中 心1122具有第一种较低的掺杂剂浓度(N-或P)。这可以通过使用倾斜 的注入工艺来实现。例如，整体衬底可以通过第一注入工艺以第一较 低的掺杂剂浓度进行初始均匀掺杂。然后第二倾斜的注入工艺可以用 来选择性掺杂沟道区1112的顶部1124和侧壁1126以获得第二掺杂剂 浓度N。要明白，尽管在该说明性示例中沟道区1112的整体长度1128 被描述成被掺杂，但整体长度1128并不都需要掺杂以减轻短沟道效应。 相反，仅需对沟道区1112的足够长度进行掺杂以阻止在其中形成导电 通路。例如，这可能对应于长度1128的约一半的长度。
053换言之，整个硅区1112被首先掺杂以获得低浓度，该浓度基 本上等于区域1118中的最终浓度。然后，额外杂质通过倾斜的离子注 入工艺被添加以获得图12中的区域1124和1126中的较高掺杂浓度， 这些区域也对应于图11中的区域1120。
054
一旦沟道区1112被充分掺杂，在沟道区1112之上形成栅电介 质1114和栅电极1116 (未示于图11中)。作为替代，额外掺杂剂可以 在生长或沉积栅电介质材料之后被引入，该额外掺杂剂用来在图12中 的区域1124和1126中获得较高的掺杂浓度，这些区域也对应于图11 中的区域1120。要明白，栅电介质1114和栅电极1116可以通过以下 方式形成在衬底1102之上施加栅电介质材料的薄层，然后在栅电介 质材料层之上形成栅电极材料层。然后对栅电极材料层和栅电介质材 料薄层进行图形化以形成栅电极1116和薄栅电介质1114。栅电极材料 层可以包含任何合适的导电材料(例如，基于多晶硅的材料、金属、 金属硅化物)，并且例如可以形成在约200埃到约5000埃之间的厚度。 栅电极材料层可以包括掺杂剂例如P型掺杂剂(例如，硼)或n型掺
杂剂(例如，磷)，其决定于要形成的晶体管类型，并且该掺杂剂可以 初始施加于该层中或者随后添加于其中。栅电介质材料薄层可以包含 任何合适的非导电材料(例如，基于氧化物的材料)，并且例如可以通
过热氧化工艺形成，例如在有氧气的情况下时在约800。C至约IOOO'C 之间的温度下厚度为约20埃到约500埃之间。'
055形成栅电介质1114和栅电极1116后，执行第三和第四注入工 艺以分别建立第三浓度(N+)的延伸区1108、 1110和第四浓度(N++) 的源区1104和漏区1106。要明白，在第三和第四注入工艺中，栅极阻 挡掺杂剂原子冲击衬底1102中形成沟道区1112的区域。但是，延伸 区1108、 1110中的一些掺杂剂原子可能例如在随后的"激活"热处理 过程中会稍微横向扩散到沟道区1112中。通常，侧壁隔离层(未图示) 邻近栅极形成并用来阻挡来自第四注入工艺(此工艺用来建立第四浓 度(N++)的源区1104和漏区1106)的掺杂剂原子冲击衬底1102中形 成延伸区1108、 1110的区域。在此之后，执行形成硅化物、金属化和 /或其他后端处理。作为示例，第一种浓度可能对应于每立方厘米约1015 至约1017掺杂剂原子的浓度，第二种浓度可能对应于每立方厘米约2 X10"至约5X10"掺杂剂原子的浓度，第三种浓度可能对应于每立方 厘米约5X10"至约5X10"掺杂剂原子的浓度，而第四种浓度可能对 应于每立方厘米约1019至约2X1(^掺杂剂原子的浓度。
056图13和图14说明了依照本发明的一个或多个方面形成的第二 示例性多栅晶体管器件1100。该晶体管1100可以如上关于图11和图 12所述的过程来形成，除了倾斜的注入工艺不是可用的以致第二注入 工艺是基本上垂直的。如此，第二注入工艺仅处理沟道区1112的约上 半部1130的一些，以便在其中形成第二掺杂浓度N (而不是如图12 所示，处理沟道区1112的顶部1124和侧壁1126)。因此，沟道区1112 的约下/底半部1132拥有第一种浓度N-或P (而不是仅沟道区1112的 底中心部分1122，如图12所示)。
057图15和图16说明了依照本发明的一个或多个方面形成的第三 示例性多栅晶体管器件1100。该晶体管1100可以如上参照图11和图 12所述的过程来形成，除了一个或多个延伸区1108、 1110中的至少一 些被掺杂以减轻短沟道效应，而不是沟道区1112被掺杂。例如，整体
衬底可以通过第一注入工艺进行初始均匀掺杂以便在其中建立第一较
低掺杂剂浓度(N-或P)。然后第二注入工艺可以用来选择性掺杂沟道 区1112以获得第二掺杂剂浓度N。在形成栅电介质1114和栅电极1116 后，可以执行第三注入工艺以建立第三掺杂剂浓度(N+)。在该说明性 示例中，第三注入工艺实施倾斜的注入，使得一个或多个延伸区1108、 1110中的顶部1134和侧壁1136具有第三掺杂剂浓度，而一个或多个 延伸区1108、 1110中的底部中心部分1138保持第一掺杂剂浓度(N-或P)。然后执行第四注入工艺以便在源区1104和漏区1106中形成第 四掺杂剂浓度N++ (—般在形成邻近栅极的侧壁隔离层之后)。要明白， 仅被掺杂的一个或多个延伸区1108、 1110的数量(例如，长度)1140 必须足够长以减轻短沟道效应，而不是掺杂延伸区1108、 1110的任一 区的全部。
058图17和图18说明了依照本发明的一个或多个方面形成的第四 示例性多栅晶体管器件1100。该晶体管1100与图15和图16中所述的 类似，但其采用非倾斜注入(如上关于图13和图14所述的)。因此， 第三注入工艺仅处理一个或多个延伸区1108、 1110中的约上半部1142 的一些以便在其中注入第三掺杂浓度^+ (而不是如图16所示，处理 一个或多个延伸区1108、 1110中的顶部1134和侧壁1136)。因此延伸 区1108、 1110的各自约下半部1144保持第一掺杂剂浓度N-或P。
059图19和图20说明了依照本发明的一个或多个方面形成的第五 示例性多栅晶体管器件1100。在该示例中，源区1104和漏区1106的 至少一些包括替代掺杂以减轻短沟道效应并且该晶体管缺少延伸区。
因此，整体衬底可以通过第一注入工艺进行初始均匀掺杂以便在其中 建立第一较低掺杂剂浓度(N-或P)。然后第二注入工艺可以用来选择 性掺杂沟道区1112以获得第二掺杂剂浓度N。既然不存在延伸区，因 此省略第三注入工艺。因而，在形成栅电介质1114和栅电极1116后， 执行倾斜的第四注入工艺以便在源区1104和/或漏区1106的至少一些 内建立第四掺杂剂浓度^+。在该说明性示例中，倾斜的第四注入工艺 沿源区1104和/或漏区1106的顶部1146和侧壁1148形成第四掺杂浓 度。如此，源区1104禾Q/或漏区1106的底部中心部分1150保持第一 掺杂剂浓度(N-或P)。要明白，仅被掺杂的源区1104和/或漏区1106
的数量(例如，长度)1152必须足够长以减轻短沟道效应，而不是掺 杂源区1104和/或漏区1106的全部。
060图21和图22说明了依照本发明的一个或多个方面形成的第六 示例性多栅晶体管器件1100。该晶体管1100与图15和图16中所述的 类似，其中该晶体管缺少延伸区且具有掺杂的源区1104禾tV或漏区 1106以减轻短沟道效应。然而，在该示例中未使用倾斜的注入。因此， 代替掺杂源区1104和/或漏区1106的顶部1146和侧壁1148 (图20)， 第四注入工艺仅掺杂源区1104禾卩/或漏区1106的约上半部1154的至 少一些，以便在其中注入第四掺杂浓度。如此，源区1104禾tV或漏区 1106的约下半部1156保持第一掺杂剂浓度(N-或P)。
061图23和图24说明了依照本发明的一个或多个方面形成的另一 个示例性多栅晶体管器件，其中源区1104和漏区1106包含一种或多 种金属而不是(已掺杂的)硅。金属源区和漏区通常用于晶体管中来 改善源极和漏极电阻。所用的金属是诸如铂或钨的"真"金属以及具 有类似于这些金属的电学特性的化合物。这包括金属硅化物，例如钛、 钼、钴、镍、铱、钼、铒、钇及其他稀土金属硅化物。它还包括涉及 这些金属组合的金属硅化物比如铂-铒硅化物，以及由锗替代硅的化合 物比如锗-铀和锗-硅-钼-铒化合物。这些化合物可以是掺杂的或未惨 杂的，并且其掺杂杂质的部分可以扩散到硅中或者不扩散到硅中。金 属和硅之间的接触可以是欧姆型或者肖特基型。
062图23和图24说明了依照本发明的一个或多个方面形成的第七 示例性多栅晶体管器件1100。该晶体管1100与图11和图12中所述的 类似，其中沟道区1112的上层部分1158的至少一些被掺杂以具有第 二掺杂浓度N。这通过以下过程来完成在整体衬底中通过第一注入工 艺进行均匀掺杂以具有第一掺杂剂浓度后，利用倾斜的第二注入工艺 在沟道区1112的顶部1160和侧壁1162的至少一些内形成第二掺杂浓 度。因此，沟道区1112的底部中心部分1164的至少一些仍保持第一 掺杂剂浓度N-或P。然后，通常在形成栅电介质1114和栅电极1116 之后，执行第三注入工艺以建立延伸区1108、 1110。由于金属源区1104 和漏区1106未被掺杂，没有示出第四注入工艺。如上关于图11和图 12所述，不需要对整个长度1166进行掺杂以减轻短沟道效应。相反，
仅需对沟道区1112的足够长度进行掺杂以阻断在其中形成导电通路。
063图25和图26说明了依照本发明的一个或多个方面形成的第八 示例性多栅晶体管器件1100。该晶体管1100与图23和图24中所述的 类似，其中沟道区1112再次被掺杂以减弱短沟道效应，但未实施倾斜 的注入工艺。因此，大体垂直的第二注入工艺给沟道区1112的约上半 部1168的至少一些给予第二掺杂浓度N，而沟道区的约下半部1170 保持第一掺杂剂浓度N-或P。接着进行第三注入工艺，建立具有第三 掺杂剂浓度N+的延伸区1108、 1110。
064图27和图28说明了依照本发明的一个或多个方面形成的第九 示例性多栅晶体管器件1100。该晶体管1100与图15和图16中所述的 类似，其中一个或多个延伸区1108、 1110的至少一些被掺杂以减轻短 沟道效应。因此，在用第一注入进行掺杂以均匀获得第一掺杂浓度之 后，执行第二注入以获得第二掺杂浓度(在沟道区1112中)，然后形 成栅电介质1114和栅电极1116，接着可以执行第三注入工艺，以便在 一个或多个延伸区1108、 1110的至少一些内建立第三掺杂剂浓度。倾 斜的注入用于第三注入工艺中，以致一个或多个延伸区1108、 1110的 顶部1172和侧壁1174的至少一些具有第三掺杂剂浓度，而一个或多 个延伸区1108、 1110的底部中心部分1176保持第一掺杂剂浓度(N-或P)。另外，被掺杂的一个或多个延伸区1108、 1110的数量(例如， 长度)1178仅需要足够长以减轻短沟道效应，而不需对延伸区1108、 1110的任何一个的整体进行掺杂。
065图29和图30说明了依照本发明的一个或多个方面形成的第十 示例性多栅晶体管器件1100。该晶体管1100与图17和图18中所述的 类似，其中一个或多个延伸区1108、 1110的至少一些被掺杂以减轻短 沟道效应，但未实施倾斜的注入。因此，该器件如上关于图27和图28 所述的来形成，除了第三注入工艺是大体垂直的，使得一个或多个延 伸区1108、 1110的约上半部1180的至少一些被处理以便在其中注入 第三掺杂浓度N+。因此，延伸区1108、 1110中的相应约下半部1182 保持第一掺杂剂浓度N-或P。
066图31和图32说明了依照本发明的一个或多个方面形成的第十 一示例性多栅晶体管器件1100。该晶体管1100与图23和图24中所述 的类似，其中沟道区1112的至少一部分被掺杂以减轻短沟道效应。但 是，在该示例中没有示出延伸区。如此，由于使用了金属源区1104和 漏区110，第三注入工艺未被实施，第四也未被实施。这里，第二注入 工艺是倾斜的，以致第二掺杂浓度N被引入到沟道区1112的至少一些 的顶部1184和侧壁1186内。因此，沟道区1112的底部中心部分1188 保持为由均匀第一注入工艺所建立的第一掺杂剂浓度N-或P。同样的， 不需要对沟道区1112的整个长度1190进行掺杂以减轻短沟道效应。 相反，仅需对沟道区1112的足够长度进行掺杂以阻断在其中形成导电 通路。
067图33和图34说明了依照本发明的一个或多个方面形成的第十 二示例性多栅晶体管器件1100。该晶体管1100与图31和图32中所述 的类似，除了在第二注入工艺中未实施倾斜的注入。相反，第二注入 工艺是大体垂直的，以致沟道区1112的至少一些的约上半部1192被 掺杂以具有第二掺杂浓度。因此，沟道区1112的约下半部1194维持 在由均匀第一注入工艺所建立的第一掺杂剂浓度。
068要明白尽管在这里说明了具体惨杂剂类型，但本发明的一个或 多个方面并不受此限制。例如，依照本文教导，对例如PMOS晶体管器 件可以实施p型源/漏注入(例如，硼(B或BF2))。类似地，依照本文 教导，对例如丽OS晶体管器件可以实施n型源/漏注入(例如，磷(P) 和/或砷(As))。同样地，尽管这里引用了一种多栅晶体管器件，但本 发明的一个或多个方面可应用于任何类型的多栅晶体管器件，包括但 不局限于例如双栅晶体管、三栅晶体管、四栅晶体管、PI栅晶体管和 Q晶体管。此外，要明白本文所提供的沟道掺杂可以简单、有效且廉 价地实施于CMOS加工工艺中。还要明白，这里所描述的层和/或元件 相对彼此以特定尺寸进行说明(例如，层与层间的尺寸和/或取向)以 便简化和易于理解，并且这些元件的实际尺寸可以基本不同于这里所 示的尺寸。
069另外，除非另有规定和/或相反说明，这里阐述的任何一个或 多个层都可以通过任何数量的合适方法来形成，这些方法例如通过旋 涂技术、溅射技术(例如，磁控溅射和/或离子束溅射)、(热)生长技 术和/或沉积技术比如原子层沉积(ALD)、化学气相沉积(CVD)、物理 气相沉积(PVD)、常压CVD (APCVD)、低压CVD (LPCVD)、金属有机CVD (M0CVD)和/或等离子增强CVD (PECVD),并且可以通过任何适当方式 (除非另外具体指明)例如刻蚀和/或光刻技术进行图案化。070与本发明相关领域的技术人员要明白可以对所描述的示例性实
施例进行各种添加、删减、替代或其他修改，所有这些都包含于要求
保护发明的范围之内。
权利要求
1.一种形成多栅晶体管器件的方法，包括执行第一注入工艺以便在半导体衬底内获得第一掺杂浓度；执行第二注入工艺以便在所述晶体管的沟道区建于其中的所述半导体衬底的区域内获得第二掺杂浓度；在所述晶体管的所述沟道区建于其中的所述半导体衬底的所述区域上形成多栅电介质；在所述电介质上形成多栅电极；以及执行第三注入工艺以建立邻近所述沟道区的第一侧面的第一延伸区和邻近所述沟道区的第二侧面的第二延伸区，所述第一和第二延伸区具有第三掺杂浓度。
2. 根据权利要求1所述的方法，进一步包括执行第四注入工艺以建立邻近所述第一延伸区的源区和邻近所述 第二延伸区的漏区，所述源区和漏区具有第四掺杂浓度，其中所述第 四掺杂浓度大于所述第三掺杂浓度，所述第三掺杂浓度大于所述第二 掺杂浓度，而所述第二掺杂浓度大于所述第一掺杂浓度。
3. 根据权利要求2所述的方法，其中所述第二注入工艺仅对所述 区域的一部分进行掺杂。
4. 根据权利要求1所述的方法，其中所述第三注入工艺仅对所述 第一延伸区和第二延伸区中的一个或两个的一部分进行掺杂；并且该方法进一步包括执行第四注入工艺，以建立邻近所述第一延伸区的源区和邻近所 述第二延伸区的漏区，所述源区和漏区具有第四掺杂浓度，其中所述 第四掺杂浓度大于所述第三掺杂浓度，所述第三掺杂浓度大于所述第 二掺杂浓度，而所述第二掺杂浓度大于所述第一掺杂浓度。
5. 根据权利要求1所述的方法，其中所述第二注入工艺仅对所述 区域的一部分进行掺杂；并且该方法进一步包括-形成邻近所述第一延伸区的金属源区和邻近所述第二延伸区的金 属漏区，其中所述第三掺杂浓度大于所述第二掺杂浓度，而所述第二 掺杂浓度大于所述第一掺杂浓度。
6. 根据权利要求1所述的方法，其中所述第三注入工艺仅对所述 第一延伸区和第二延伸区中的一个或两个的一部分进行掺杂；并且该 方法进一步包括-形成邻近所述第一延伸区的金属源区和邻近所述第二延伸区的金 属漏区，其中所述第三掺杂浓度大于所述第二掺杂浓度，而所述第二 掺杂浓度大于所述第一掺杂浓度。
7. 根据权利要求1所述的方法，其中所述第二注入工艺仅对所述 区域的一部分进行掺杂；并且该方法进一步包括形成邻近所述沟道区的第一侧面的金属源区和邻近所述沟道区的 第二侧面的金属漏区，其中所述第二掺杂浓度大于所述第一掺杂浓度。
8. 根据权利要求2-7中任一项所述的方法，其中所述部分对应于 所述区域的顶部区和侧壁区中的至少一些，以致所述区域的底部中心 区的至少一些保持在所述第一掺杂浓度。
9. 根据权利要求8所述的方法，其中上述注入工艺中的至少一种 工艺实施倾斜的注入工艺。
10. 根据权利要求2-7中任一项所述的方法，其中所述部分对应 于所述区域的约上半部的至少一些，以致所述区域的约下半部的至少 一些保持在所述第一掺杂浓度。
全文摘要
本发明公开了积累型多栅晶体管器件(1100)的形成。形成这些器件以便减弱短沟道效应，特别地，一种或多种类型的掺杂剂材料被注入沟道区、延伸区和/或源(1104)/漏(1106)区内以减轻可能导致不希望的漏电流的沟道区中导电通路的建立和电子积累。
文档编号H01L21/336GK101199045SQ200680021396
公开日2008年6月11日 申请日期2006年6月14日 优先权日2005年6月14日
发明者J-P·科林, W·熊 申请人:德克萨斯仪器股份有限公司