专利名称：一种抑制cmos短沟道效应的方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种抑制CMOS短沟道效应的方法。
背景技术：
在半导体制造过程中，随着半导体集成电路集成密度越来越高，半导体器件也越来越小，CMOS器件沟道也会相应的变短，而源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降，形成短沟道效应(Short Channel Effect，简称 SCE)。短沟道效应是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移，源漏穿通，在较高漏压下还会造成漏极感应势垒降低(Drain induction barrier lower，简称DIBL)等特性，严重时甚至会造成CMOS器件性能失效。当前，抑制短沟道效应已经成为热门课题，根据Yau提出的电荷共享模型推导出的阈值电压漂移公式
=((长沟)—ι (短沟)=Mi =Ji + ^ _ 1
Crtw. L· ， L· U Λ j,
SJfCJTfβ
根据上述公式，通过分别调节公式中三个参数c。x、Xdffl和Xj来抑制短沟道效应，即提高乙值，减小Xdffl和减小源衬、漏衬PN结的结深Xp如图1所示，针对Xdffl的调节，即对沟道掺杂浓度Nb的调节，传统方法是在沟道下面进行埋层重掺杂，它一般是针对整个有源区进行埋层重掺杂，即源漏区也接收到这层掺杂，因为该杂质与源漏掺杂类型相反，从而会带来以下副作用(side effeCts):l、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的侧面轮廓(profile)，造成它们的反偏漏电流增大；3、会增大源衬、漏衬 PN结的结深X」，从而对抑制SCE起反作用。
发明内容
本发明公开了一种抑制CMOS短沟道效应的方法，采用后栅极高介电常数金属栅工艺制备的CMOS结构至少包含一个第一半导体结构和一个第二半导体结构，且在第一、第二半导体结构各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部保留薄氧化层，其中，包括以下步骤
步骤Si，于CMOS结构上旋涂光刻胶，曝光、显影后去除第一半导体结构区域上的光刻胶，形成第一光阻；
步骤S2，于从第一光阻中暴露的栅槽处进行角度倾斜离子注入工艺； 步骤S3，去除第一光阻，于CMOS结构上再次旋涂光刻胶，曝光、显影后去除第二半导体结构区域上的光刻胶，形成第二光阻；
步骤S4，于从第二光阻中暴露的栅槽处进行角度倾斜离子注入工艺； 步骤S5，去除第二光阻，激活上述注入的离子。上述的抑制CMOS短沟道效应的方法，其中，所述第一半导体结构为NMOS结构，所述第二半导体结构为PMOS结构。上述的抑制CMOS短沟道效应的方法，其中，所述步骤S2、S4中进行角度倾斜离子注入工艺至少包含有对第一、二半导体结构临近其漏极的沟道区域进行离子注入工艺，以在位于第一、二半导体栅槽下方临近其漏极处的沟道中形成埋层重掺杂区域。上述的抑制CMOS短沟道效应的方法，其中，所述步骤S2中进行角度倾斜离子注入工艺中注入的离子为以B、BF2, BF、In等元素为基的离子。上述的抑制CMOS短沟道效应的方法，其中，所述步骤S4中进行角度倾斜离子注入工艺中注入的离子为以P、As等为基的离子。上述的抑制CMOS短沟道效应的方法，其中，所述步骤S5中通过采用快速热处理、 峰值退火或闪光退火工艺激活上述注入的离子。综上所述，由于采用了上述技术方案，本发明提出一种抑制CMOS短沟道效应的方法，通过对CMOS器件沟道区域自对准掺杂，至少形成位于其沟道下靠近漏区的重掺杂埋层，同时源漏区域不受影响，从而能有效抑制短沟道效应，且工艺简单，易于实现和操作。
图1是本发明背景技术中Xtlm的示意图； 图2-7是本发明实施例一的流程示意图8-13是本发明实施例二的流程示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步的说明 实施例一
由于SCE效应主要由于沟道下靠近源漏区域的源衬、漏衬PN结分享沟道耗尽区域电荷所造成的，因此，本实施例主要针对上述区域进行调整；如图2-7所示，本发明一种抑制CMOS短沟道效应的方法，采用后栅极(Gate-Last)高介电常数金属栅(High-K Metal-gate,简称HKMG)工艺制备的CMOS结构1包含NMOS结构101和PMOS结构102，且在NMOS结构101和PMOS结构102各自所包含的栅槽105、106中均填充有样本栅，对样本栅进行回蚀后，在栅槽105、106的底部保留薄氧化层103、104，其中，包括以下步骤
首先在CMOS结构1上旋涂光刻胶，曝光、显影后去除NMOS结构101区域上的光刻胶， 形成只覆盖PMOS结构102的第一光阻107，进行角度倾斜离子注入工艺108，转动180°双向注入受主杂质离子，如以B、BF2、BF、h等为基的离子，使NMOS结构101的沟道靠近其源极111和漏极112的区域分别形成埋层重掺杂区域109、110 ；由于采用自对准掺杂工艺，进行角度倾斜离子注入工艺108时不影响其源极区域111和漏极区域112。去除第一光阻107后，再次在CMOS结构1上旋涂光刻胶，曝光、显影后去除PMOS 结构102区域上的光刻胶，形成只覆盖NMOS结构101的第二光阻113后，进行角度倾斜离子注入工艺114，转动180°双向注入施主杂质离子，如以P、As等为基的离子，使PMOS结构 102的沟道靠近其源极115和漏极116的区域分别形成埋层重掺杂区域117、118 ；由于采用自对准掺杂工艺，进行角度倾斜离子注入工艺114时也不影响其源极区域115和漏极区域 116。
其中，针对NMOS结构101和PMOS结构102的角度倾斜离子注入工艺108、114的
工序可以互换。之后，去除第二光阻113，再对CMOS结构1进行快速热处理(Rapid Thermal ftOcess，简称RTP)、峰值退火(Spike Anneal)或闪光退火(Flash Anneal)等工艺，以激活上述注入的离子。最后，继续后栅极工艺高介电常数金属栅制备工艺，以完成CMOS器件的制备。实施例二
由于SCE效应主要由于沟道下靠近源漏区域的源衬、漏衬PN结分享沟道耗尽区域电荷所造成的，因此，本实施例主要针对上述区域进行调整；如图8-13所示，本发明一种抑制CMOS短沟道效应的方法，采用后栅极(Gate-Last)高介电常数金属栅(High-K Metal-gate,简称HKMG)工艺制备的CMOS结构2包含NMOS结构201和PMOS结构202，且在NMOS结构201和PMOS结构202各自所包含的栅槽205、206中均填充有样本栅，对样本栅进行回蚀后，在栅槽205、206的底部保留薄氧化层203、204，其中，包括以下步骤
首先，在CMOS结构，2上旋涂光刻胶，曝光、显影后去除NMOS结构201区域上的光刻胶， 形成只覆盖PMOS结构202的第一光阻207，进行角度倾斜离子注入工艺208，单向注入受主杂质离子，如以B、BF2, BF、In等为基的离子，使NMOS结构201的沟道靠近其漏极212的区域形成埋层重掺杂区域210 ；由于采用自对准掺杂工艺，进行角度倾斜离子注入工艺208时不影响其源极区域211和漏极区域212。去除第一光阻207后，再次在CMOS结构2上旋涂光刻胶，曝光、显影后去除PMOS 结构202区域上的光刻胶，形成只覆盖NMOS结构201的第二光阻213后，进行角度倾斜离子注入工艺214，单向注入施主杂质离子，如以P、As等为基的离子，使PMOS结构202的沟道靠近其漏极216的区域形成埋层重掺杂区域218 ；由于采用自对准掺杂工艺，进行角度倾斜离子注入工艺214时也不影响其源极区域215和漏极区域216。其中，针对匪OS结构201和PMOS结构202的角度倾斜离子注入工艺208、214的工序可以互换。之后，去除第二光阻213，再对CMOS结构2进行快速热处理(Rapid Thermal ftOcess，简称RTP)、峰值退火(Spike Anneal)或闪光退火(Flash Anneal)等工艺，以激活上述注入的离子。最后，继续后栅极工艺高介电常数金属栅制备工艺，以完成CMOS器件的制备。综上所述，由于采用了上述技术方案，本发明一种抑制CMOS短沟道效应的方法， 通过对CMOS器件沟道区域自对准掺杂，形成位于其沟道下靠近源漏区的重掺杂埋层或单独形成靠近漏极区域的重掺杂埋层，同时由于采用自对准掺杂工艺，源漏区域不会受影响， 从而能有效抑制短沟道效应，且工艺简单，易于实现和操作。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种抑制CMOS短沟道效应的方法，采用后栅极高介电常数金属栅工艺制备的CMOS 结构至少包含一个第一半导体结构和一个第二半导体结构，且在第一、第二半导体结构各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部保留薄氧化层，其特征在于，包括以下步骤步骤Si，于CMOS结构上旋涂光刻胶，曝光、显影后去除第一半导体结构区域上的光刻胶，形成第一光阻；步骤S2，于从第一光阻中暴露的栅槽处进行角度倾斜离子注入工艺；步骤S3，去除第一光阻，于CMOS结构上再次旋涂光刻胶，曝光、显影后去除第二半导体结构区域上的光刻胶，形成第二光阻；步骤S4，于从第二光阻中暴露的栅槽处进行角度倾斜离子注入工艺；步骤S5，去除第二光阻，激活上述注入的离子。
2.根据权利要求1所述的抑制CMOS短沟道效应的方法，其特征在于，所述第一半导体结构为NMOS结构，所述第二半导体结构为PMOS结构。
3.根据权利要求1所述的抑制CMOS短沟道效应的方法，其特征在于，所述步骤S2、S4 中进行角度倾斜离子注入工艺至少包含有对第一、二半导体结构临近其漏极的沟道区域进行离子注入工艺，以在位于第一、二半导体栅槽下方临近其漏极处的沟道中形成埋层重掺杂区域。
4.根据权利要求1所述的抑制CMOS短沟道效应的方法，其特征在于，所述步骤S2中进行角度倾斜离子注入工艺中注入的离子为以B、BF2, BF、In元素为基的离子。
5.根据权利要求1所述的抑制CMOS短沟道效应的方法，其特征在于，所述步骤S4中进行角度倾斜离子注入工艺中注入的离子为以P、As为基的离子。
6.根据权利要求1所述的抑制CMOS短沟道效应的方法，其特征在于，所述步骤S5中通过采用快速热处理、峰值退火或闪光退火工艺激活上述注入的离子。
全文摘要
本发明涉及半导体制造领域，尤其涉及一种抑制CMOS短沟道效应的方法。本发明公开了一种抑制CMOS短沟道效应的方法，通过对CMOS器件沟道区域自对准掺杂，至少形成位于其沟道下靠近漏区的重掺杂埋层，同时源漏区域不受影响，从而能有效抑制短沟道效应，且工艺简单，易于实现和操作。
文档编号H01L21/8238GK102427063SQ201110206500
公开日2012年4月25日 申请日期2011年7月22日 优先权日2011年7月22日
发明者毛刚, 邱慈云, 陈玉文, 黄晓橹 申请人:上海华力微电子有限公司