专利名称：自对准沟道掺杂抑制cmos短沟道效应及其制备方法
技术领域：
本发明涉及一种半导体制造工艺，尤其涉及一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法。
背景技术：
短沟道效应(Short Channel Effect)是CMOS器件沟道长度缩小时常见的现象， 它会造成阈值电压漂移，源漏穿通、DIBL ( Drain induction barrier lower，漏极感应势垒降低)(较高漏压下)等特性，严重时会造成CMOS器件性能失效。SCE可以用Yau提出的电荷共享模型来解释
Arf4i = &(长抅)-F1JMm) = # =》χ I il + H- — 1
3S3I4
即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大， 从而导致栅控能力下降。根据电荷共享模型推导出的阈值电压漂移公式，抑制SCE的常规方法为以下三种提高减小tox，沟道掺杂浓度Nb，减小源衬、漏衬PN结的结深Xj。其中，图1是本发明背景技术中Xdm的示意图，请参见图1，针对Xdm的调节，即沟道掺杂浓度Nb的调节，传统方法是在沟道下面进行埋层重掺杂，它一般是针对整个有源区进行埋层重掺杂，即源漏区也接收到这层掺杂，该杂质与源漏掺杂类型相反，可能这会带来以下副作用(side effects) :1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的侧面轮廓(profile)，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用。
发明内容
本发明公开了一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，用以解决现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬 PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题。本发明的上述目的是通过以下技术方案实现的
一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，在一硅基板中形成有通过后栅极工艺制成的包含一第一晶体管和一第二晶体管的后栅极高介电常数双MOS结构，其中，包括以下步骤
步骤a 将第一晶体管器件的第一晶体管栅槽和第二晶体管器件的第二晶体管栅槽内的样本栅去除，在去除第一晶体管栅槽和第二晶体管栅槽内的样本栅的过程中将薄氧化层保留；
步骤b:在第一晶体管和第二晶体管上旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；
步骤c 进行光刻，去除第一晶体管器件上覆盖的光刻胶，并去除第一晶体管栅槽内的光刻胶；
步骤d 在第一晶体管栅槽内注入受主杂质，使第一晶体管沟道下形成第一埋层重掺
杂；
步骤e 去除第二晶体管上以及第二晶体管栅槽内剩余的光刻胶； 步骤f 在第一晶体管和第二晶体管上再次旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；
步骤g 再次进行光刻，去除第二晶体管器件上覆盖的光刻胶，并去除第二晶体管栅槽内的光刻胶；
步骤h 在第二晶体管栅槽内注入施主杂质，使第二晶体管沟道下形成第二埋层重掺
杂；
步骤i 去除第一晶体管上以及第一晶体管栅槽内剩余的光刻胶；
步骤j 进行退火，以激活注入离子；
步骤k 进行常规的后栅极高介电常数器件制备工艺。如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，将硅基板设置为P型硅基板。如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，将第一晶体管设置为NMOS管，将第二晶体管设置为PMOS管。如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤a 中，进行湿法刻蚀，将第一晶体管栅槽和第二晶体管栅槽内的样本栅去除。如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤d 中注入B、BF2、BE、In离子作为受主杂
如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，在步骤h 中注入P、As离子作为施主杂质。如上所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，步骤j中进行快速热退火、峰值退火或瞬间退火以激活注入离子。综上所述，由于采用了上述技术方案，本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法解决了现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大； 2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题。本发明实现了 CMOS器件沟道区自对准掺杂，形成沟道下重掺杂埋层，而源漏区域不受影响，从而有效抑制短沟道效应，提升了器件的性能。
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。图1是本发明背景技术中Xdm的示意图；图2是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤a后的结构示意图3是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤c后的结构示意图4是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤g后的结构示意图5是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤j后的结构示意图6是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤k后的结构示意图。
具体实施例方式下面结合附图对本发明的具体实施方式
作进一步的说明 一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其中，
在一硅基板上形成一包含一第一晶体管110和一第二晶体管120的后栅极高介电常数 CMOS结构；其中，将衬底设置为P型硅基板。进一步的，将第一晶体管110设置为NMOS管，将第二晶体管120设置为PMOS管。图2是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤a 后的结构示意图，请参见图2，步骤a:将第一晶体管110器件的第一晶体管栅槽1130和第二晶体管120器件的第二晶体管栅槽1230内的样本栅去除；
其中，通过进行湿法刻蚀，将第一晶体管栅槽1130和第二晶体管栅槽1230内的样本栅去除。进一步的，在步骤a去除第一晶体管栅槽1130和第二晶体管栅槽1230内的样本栅的过程中将薄氧化层保留，也就是说，将第一晶体管栅槽1130底部的薄氧化层1131和第二晶体管栅槽1230底部的薄氧化层1231保留。步骤b 在第一晶体管110和第二晶体管120上旋涂光刻胶，将第一晶体管栅槽 1130和第二晶体管栅槽1230填充；
图3是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤c后的结构示意图，请参见图3，步骤c 进行光刻，去除第一晶体管110器件上覆盖的光刻胶，并去除第一晶体管栅槽1130内的光刻胶；
步骤d 在第一晶体管栅槽1130内注入受主杂质，使第一晶体管110沟道下形成第一埋层重掺杂111，第一埋层重掺杂111只形成在第一晶体管110沟道下，并不会对源区和漏区产生影响，从而有效的抑制了短沟道效应；
其中，注入B、BF2、BE、In离子作为受主杂质，致使NMOS沟道下形成第一埋层重掺杂 111，而源漏区域不受影响。步骤e 去除光刻胶，将覆盖在第二晶体管120及第二晶体管栅槽1230内的剩余的光刻胶去除；
步骤f:在第一晶体管Iio和第二晶体管120上再次旋涂光刻胶，将第一晶体管栅槽 1130和第二晶体管栅槽1230填充；图4是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤g后的结构示意图，请参见图4，步骤g:再次进行光刻，去除第二晶体管120器件上覆盖的光刻胶， 并去除第二晶体管栅槽1230内的光刻胶；
步骤h 在第二晶体管栅槽1230内注入施主杂质，使第二晶体管120沟道下形成第二埋层重掺杂121，第二埋层重掺杂121只形成在第二晶体管120沟道下，并不会对源区和漏区产生影响，从而有效的抑制了短沟道效应；
在步骤h中注入P、As离子作为施主杂质，致使PMOS沟道下形成第二埋层重掺杂121， 而源漏区域不受影响
步骤i 再次去除光刻胶，将覆盖在第一晶体管110及第一晶体管栅槽1130内的剩余的光刻胶去除；
图5是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤j后的结构示意图，请参见图5，步骤j 进行退火，以激活注入第一晶体管栅槽1130下方的第一埋层重掺杂111离子和第二晶体栅槽1230下方的第二埋层重掺杂121 ；
步骤j中可以通过进行快速热退火、峰值退火或瞬间退火以激活注入离子。图6是本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法的完成步骤k 后的结构示意图，请参见图6，步骤k:进行常规的后栅极高介电常数器件制备工艺，其后续工艺与现有技术相同，故不予赘述。综上所述，本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法解决了现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题，本发明实现了 CMOS器件沟道区自对准掺杂，形成沟道下重掺杂埋层，而源漏区域不受影响，从而有效抑制短沟道效应，提升了器件的性能。本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，在一硅基板中形成有通过后栅极工艺制成的包含一第一晶体管和一第二晶体管的后栅极高介电常数双MOS 结构，其特征在于，包括以下步骤步骤a 将第一晶体管器件的第一晶体管栅槽和第二晶体管器件的第二晶体管栅槽内的样本栅去除，在去除第一晶体管栅槽和第二晶体管栅槽内的样本栅的过程中将薄氧化层保留；步骤b:在第一晶体管和第二晶体管上旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；步骤c 进行光刻，去除第一晶体管器件上覆盖的光刻胶，并去除第一晶体管栅槽内的光刻胶；步骤d 在第一晶体管栅槽内注入受主杂质，使第一晶体管沟道下形成第一埋层重掺杂；步骤e 去除第二晶体管上以及第二晶体管栅槽内剩余的光刻胶； 步骤f 在第一晶体管和第二晶体管上再次旋涂光刻胶，将第一晶体管栅槽和第二晶体管栅槽填充；步骤g 再次进行光刻，去除第二晶体管器件上覆盖的光刻胶，并去除第二晶体管栅槽内的光刻胶；步骤h 在第二晶体管栅槽内注入施主杂质，使第二晶体管沟道下形成第二埋层重掺杂；步骤i 去除第一晶体管上以及第一晶体管栅槽内剩余的光刻胶；步骤j 进行退火，以激活注入离子；步骤k 进行常规的后栅极高介电常数器件制备工艺。
2.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，将硅基板设置为P型硅基板。
3.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，将第一晶体管设置为NMOS管，将第二晶体管设置为PMOS管。
4.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，在步骤a中，进行湿法刻蚀，将第一晶体管栅槽和第二晶体管栅槽内的样本栅去除。
5.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，在步骤d中注入B、BF2、BE、In离子作为受主杂质。
6.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，在步骤h中注入P、As离子作为施主杂质。
7.根据权利要求1所述的自对准沟道掺杂抑制CMOS短沟道效应及其制备方法，其特征在于，在步骤j中进行快速热退火、峰值退火或瞬间退火以激活注入离子。
全文摘要
本发明自对准沟道掺杂抑制CMOS短沟道效应及其制备方法解决了现有技术中1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的profile，造成它们的反偏漏电流增大；3、可能会增大源衬、漏衬PN结的结深Xj，从而对抑制SCE起反作用的问题，本发明实现了CMOS器件沟道区自对准掺杂，形成沟道下重掺杂埋层，而源漏区域不受影响，从而有效抑制短沟道效应，提升了器件的性能。
文档编号H01L21/8238GK102427062SQ20111020646
公开日2012年4月25日 申请日期2011年7月22日 优先权日2011年7月22日
发明者毛刚, 邱慈云, 陈玉文, 黄晓橹 申请人:上海华力微电子有限公司