具有栅叠层的半导体结构和制造这种半导体结构的方法

专利名称：具有栅叠层的半导体结构和制造这种半导体结构的方法
技术领域：
本发明涉及一种半导体结构，并且更特别地涉及一种在场效应晶
体管(FET)中有用的栅叠层，其中通过对栅电介质材料引入固定空 间分布的电荷密度，控制其阔电压和平带电压。公开了 nFET和/或 pFET结构。本发明还提供一种制造这种半导体结构特别是栅叠层的 方法，其中栅电介质具有固定空间分布的电荷密度，这样能够控制器 件的阈电压/平带电压。
背景技术：
在目前的半导体技术中，对于给定的栅电介质厚度和栅材料(通 常为n+或p+多晶硅)，通过选择适当的沟道掺杂浓度，设定金属氧 化物半导体场效应晶体管(MOSFET)的阈电压。
在这样的技术中，已知Si02 (目前选择的栅电介质)和/或多晶 硅(目前选择的栅导体)的替换对于互补金属氧化物半导体(CMOS ) 器件的微缩(scaling)是一项非常急迫的任务。对于高介电常数k(比 二氧化硅的介电常数大的k)的CMOS器件，在寻找和选择适当金属 栅方面已经做了大量努力。例如，已经调查了包括化合物金属的双金 属栅或完全掺杂硅化物金属栅，以便得到理想的pFET和/或nFET功 函数。迄今为止，已经取得了许多进展，但是关于pFET和nFET两 者还没有明显成功方法的报道。
在高阈电压(低漏泄)器件中，有效栅电介质厚度的微缩意味着 沟道掺杂必须非常高(约6xlO"原子/cmS或更大的数量级)。这样结 果带来由于掺杂剂波动引起的增加的随机阈电压变化，由于增加的电 场引起的迁移率降低，以及增加的带到带隧穿漏泄。特别地，掺杂剂 波动预期在未来技术中是一个主要的产量限制因素。因为可能使用低
沟道掺杂，所以通过其他手段例如栅功函数对器件阈电压进行调整， 能消除这些问题。在低沟道掺杂下，通过利用薄本体的绝缘体上半导
体(SOI)器件结构(例如，完全耗尽的SOI、超薄SOI或双栅FET ), 代替如目前SOI或体设计中所用的暈环注入剂，将可能控制短沟道效 应。
可行的CMOS技术对于每个pFET和nFET器件要求至少两个不 同的阈电压，以允许高性能和低漏泄选择。这样特别地对于栅功函数 工程成为挑战，因为未掺杂本体器件要求在同一半导体晶片上至少集 成四个不同栅材料。通过先前提出的方法例如离子注入，以选择性地
改变栅电极材料，能解决这个问题，但是这些现有技术策略经常受到 所能达到的栅功函数的范围的限制，并且它们仅能应用于有限集合的 材料组合。
鉴于以上情况，一直需要提供一种具有阈电压/平带电压控制的半 导体结构，以及一种制造这种半导体结构的方法。

发明内容
本发明提供一种在场效应晶体管(FET)中有用的半导体结构， 特别是一种栅叠层，其中通过对栅电介质材料引入固定空间分布的电 荷密度，控制其阁电压/平带电压。公开了 nFET和/或pFET结构。对 于nFET,能实现从导带边缘约200mV至约50mV的阈电压/平带电压， 而对于pFET,能实现从价带边缘约200mV至约50mV的阈电压/平带 电压。
在整个本申请中使用术语"固定空间分布的电荷密度，，来指示占 据空间的电荷密度，它在器件操作条件下基本上保持为时间函数的常 量，并且至少在电介质材料之内的一个位置处，或在它与沟道、栅电
发明，对于每个nFET或pFET提供约lxl0。cm-2至lxl(^cm-2的固 定空间分布的电荷密度。当nFET和pFET两者都存在时，对于nFET 提供约lxl0、n^至约lxlO"cm^的固定空间分布的电荷密度，而对
于pFET提供约lxl0"cn^至约5xl013cm_2的固定空间分布的电荷密度。
能引起栅电介质中固定空间分布的电荷密度的结构/化学特征包 括空位、低氧化物、空隙、悬挂键、晶界、相界、堆垛层错、键角密 度孔隙率变化、应变键、异类原子或功能团或不同成分的电介质之间 的界面。以下将在这里更详细地描述用于形成这些结构/化学特征的技 术。
概括地说，本发明提供一种半导体结构，包括 至少一个栅叠层，布置在半导体衬底上，所述至少一个栅叠层自 底到顶包括栅电介质和栅电极，其中所述栅电介质包含固定空间分布 的电荷密度，使栅叠层的阚电压和平带电压稳定在目标值。 该至少一个栅叠层可以是pFET或nFET。
还提供一种在同一半导体衬底上包括nFET和pFET两者的半导 体结构。这种结构包括
至少一个nFET和至少一个pFET,其位于半导体衬底上，每个 FET都包括栅叠层，该栅叠层自底到顶包括栅电介质和栅电极，其中 所述至少一个nFET的所述栅电介质包含第一固定空间分布的电荷密 度，并且所述至少一个pFET的所述栅电介质包括与所述第一固定空 间分布的电荷密度不同的第二固定空间分布的电荷密度，其中第 一 和 第二固定空间电荷密度的每一个都使其FET的阈电压和平带电压稳 定在目标值。
除上述半导体结构外，本发明还提供一种制造这种半导体结构的
方法。扭无括地说，本发明的方法包括
在半导体衬底上设置栅叠层，所述栅叠层自底到顶包括栅电介质
和4册电一及；以及
对所述栅叠层施加偏压，其中所述栅电介质包含固定空间分布的 电荷密度，使栅叠层的阈电压和平带.电压稳定在目标值。


图1A至图1F是描绘出本发明用于制造栅叠层所使用的基本处理 步骤的示意图(通过横截面图)，其中使用栅电介质之内的固定空间 分布的电荷密度，来控制其阈电压和平带电压。
图2是描绘出本发明的包括至少一个nFET和至少一个pFET的 半导体结构的示意图(通过横截面图)，其中FET基本上包括相同结 构元件，其中在不同导电性的每个FET上具有不同空间分布的电荷密 度。
具体实施例方式
本发明提供一种半导体结构以及制造这种结构的方法，其中对栅 电介质材料设置固定空间分布的电荷密度，以用于控制其阈电压/平带 电压。现在通过参考以下伴随本申请的讨论和附图，将更详细地描述 本发明。注意到附图是为了说明性目的而提供的，并且同样地，它们 不是按比例绘制的。
如上所述，本发明提供一种半导体结构和方法，其中在栅电介质 中引入固定空间分布的电荷密度，这样能够控制FET的阈电压和平带
电压。本发明的结构包括在半导体衬底上的至少一个栅叠层，所迷至 少一个栅叠层自底到顶包括栅电介质和栅电极，其中所述栅电介质包 含固定空间分布的电荷密度，使栅叠层的阈电压和平带电压稳定在目 标值。现在参考图1A至图1F,将更详细地描述本发明的结构。
注意到，这些

用于形成本发明半导体结构的基本处理步 骤。虽然图1A至图1F表示单个FET，但是本发明预期在同一半导体 衬底上形成多个FET。多个FET可以具有相同导电性(即全部为nFET 或全部为pFET)。可选择地，多个FET可以具有不同导电性(即某 些为nFET和某些为pFET)。当形成不同的多个FET时，除了使用 块掩模处理一组FET，同时保护另一组FET外，使用如图1A至图1F 说明的相同的基本处理步骤。
首先参考图1A所示的初始结构10。具体而言，初始结构10包 括半导体衬底12,在其上自底到顶布置了可选的界面绝缘M和栅电 介质16。
本发明所使用的半导体衬底12包括任何半导体材料，包括但不 限于Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP和所有其 他III/V或II/VI族化合物半导体。半导体衬底12也可以包括有机半 导体或分层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe (SGOI)。在本发明的某些实施例中，优选地，半导体衬底12由含 Si半导体材料，即包括硅的半导体材料构成。半导体衬底12可以掺 杂、不掺杂，或其中包含掺杂和不掺杂区域。
当使用SOI衬底时，这些衬底包括顶部和底部半导体层，例如 Si层，它们至少部分地通过埋置绝缘层分开。埋置的绝缘层例如包括 晶体或非晶体氧化物、氮化物或其任何組合。优选地，埋置绝缘层是 氧化物。典型地，在层转移工艺的初始阶段期间，或在离子注入和退 火工艺例如SIMOX (氧离子注入隔离)期间，形成埋置绝缘层。
衬底12可以具有单一晶体取向，或可选择地，也能使用具有不 同晶体取向的表面区域的混合半导体衬底。混合衬底允许在提高所形 成特定FET的性能的特定晶体取向上制造FET。例如，混合衬底允许 提供一种结构，其中pFET可以在(110)晶体取向上形成，而nFET 可以在(100)晶体取向上形成。当使用混合衬底时，它可以具有类 似SOI的特性、类似体材料的特性或类似SOI和体材料组合的特性。
半导体衬底12也可以包括第一掺杂(n或p)区域，和第二掺杂 (n或p)区域。为了清楚起见，在本申请的附图中没有特定地表示 掺杂区域。第一掺杂区域和第二掺杂区域可以相同，或它们可以具有 不同的导电性和/或掺杂浓度。这些掺杂区域称为"阱"。
然后在半导体衬底12中典型地形成至少一个隔离区域(未示出)。 隔离区域可以是沟隔离区域或场氧化物隔离区域。沟隔离区域利用本 领域技术人员熟知的常规沟隔离工艺而形成。例如，在形成沟隔离区 域时，可以〗吏用光刻、蚀刻和用沟电介质填充沟。可选地，在沟填充 之前可以在沟中形成衬垫，在沟填充之后可以执行致密化步骤，并且 在沟填充随后还进行平坦化工艺。场氧化物可以利用所谓的硅的局部
氧化工艺而形成。注意到，至少一个隔离区域提供相邻栅区域之间的 隔离，典型地当相邻栅具有相反导电性时需要相邻栅区域之间的隔
离。相邻栅区域可以具有相同导电性(即两者都为n或p型)，或可 选择地，它们可以具有不同导电性(即一个为n型而另一个为p型)。 在处理半导体衬底12之后，可选地在半导体衬底12的表面上通 过化学氧化形成界面层14。利用本领域技术人员熟知的常规湿化学工 艺技术形成可选的界面层14。可选择地，界面层14可以通过热氧化、 氮氧化或通过气相沉积而形成。当衬底12是含Si半导体时，界面层 14由湿处理生长的化学氧化物，或热生长或沉积的氧化硅、氮氧化硅 或氮化氧化硅而构成。当衬底12不是含Si半导体时，界面层14可 以包括半导体氧化物、半导体氮氧化物或氮化半导体氧化物，或任何 其他界面电介质，例如与半导体材料具有低界面陷阱密度的界面电介
质。 '
界面层14的厚度典型地从约0.4nm至约1.2nm,更典型地从约 0.6nm至约lnm的厚度。然而，在CMOS制造期间通常要求的较高 温度下处理之后，厚度可能不同。
按照本发明的实施例，界面层14是通过湿化学氧化而形成的具 有约0.6nm至约l.Onm厚度的氧化硅层。关于这个湿化学氧化的处理 步骤包括在65°C下用氢氧化铵、过氧化氢和水(按1:1:5比例)的混 合物对清洁过的半导体表面(例如最后HF半导体表面)进行处理。 可选择地，也可以在臭氧浓度通常在2ppm (百万分率)至40ppm范 围内变化(但不限于这个范围变化)的臭氧化水溶液中，通过对最后 HF半导体表面进行处理来形成界面层14。 其次，在结构的表面上，如果存在则在可选界面层"的顶上， 或在衬底12的表面的顶上，形成栅电介质16。栅电介质16可以通过 热生长工艺，例如氧化、氮化或氮氧化而形成。可选择地，通过沉积 工艺，例如化学气相沉积(CVD)、等离子体辅助CVD、金属有机 化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、 化学溶液沉积或其他类似沉积工艺，可以形成栅电介质16。栅电介质
16也可以利用以上工艺的任何组合而形成。
栅电介质16包括具有约4.0或更大的介电常数的绝缘材料。这里 提及的所有介电常数是相对于真空而言的，除非另有说明。在一个实 施例中，栅电介质16包括高k材料。术语"高k"指示具有大于4.0， 优选地大于7.0的介电常数的电介质。具体而言，本发明使用的栅电 介质16包括但不限于氧化物、氮化物、氮氧化物和/或包括金属硅 酸盐和氮化金属硅酸盐的硅酸盐。在一个实施例中，优选地，栅电介 质16包括氧化物，例如Si02、 Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、 Y203、 Ga203、 GdGaO和其混合物。栅电介质16 的非常优选的例子包括Hf02、铪硅酸盐和氮氧化铪硅。
栅电介质16的物理厚度可以变化，但是典型地，栅电介质16具 有约0.5nm至约10nm的厚度，更典型地为约0.5nm至约3nm的厚度。
在本发明的这里，可以在^^电介质16中引入固定空间分布的电 荷密度。这样，在某些实施例中，在栅电介质16的沉积之后，但是 在栅电极的沉积之前，引入固定空间分布的电荷密度。
在本发明的一个实施例中，通过在具有不同电荷特性的栅电介质 16的顶上形成不同电介质或电介质叠层，能实现固定空间分布的电荷 密度。例如，当栅电介质16具有净正电荷时，如应用高k电介质， 例如Zr02、 Hf02、 Y203、 Ti02、氮化硅和氮氧化硅的情况，那么可 以在栅电介质16的顶上形成至少一个另外的具有净负电荷效应的电 介质材料或电介质叠层。具有负电荷的这种电介质包括A1203、氮氧 化铝或氮化铝。还预期有相反配置，其中栅电介质16包括净负电荷， 而其上形成的另一电介质材料或材料叠层具有净正电荷。
利用以上关于栅电介质16所述的相同或不同沉积技术，形成另 一电介质材料(或电介质材料叠层)。图IB说明一个包括在栅电介 质16上布置的具有相反电荷的另一电介质17的结构。另一电介质17 典型地保留在结构中，并且置于栅电介质16与随后在其上形成的栅 电极22之间。在某些实施例中，除去另一电介质17,然而电荷之后 还保留在栅电介质16内。经由化学相互作用和原子种类扩散，电介
质17的沉积工艺在栅电介质16中产生电荷，并且产生的电荷密度取 决于除去电介质17之前的沉积条件和退火。
具有与栅电介质16相反电荷的另一电介质17的厚度，可以根据 形成另一电介质17所使用的材料数，以及形成另一电介质17所使用 的技术而变化。与栅电介质16相反电荷的另一电介质17的厚度典型 地约为0.5nm至约4nm。
在本发明的这里对栅电介质16提供固定空间分布的电荷密度的 另 一种手段是在栅电介质上形成含碱土金属材料或含稀土金属(或类 似稀土)材料。这个层20可以直接在栅电介质16的顶上形成，或如 果存在，则它可以在其他电介质材料17的顶上形成。图1C表示前种 结构，其中标号20指示含碱土金属或含稀土金属材料。含碱土金属 材料包括具有分子式MxAy的化合物，其中M是碱土金属(Be、 Mg、 Ca、 Sr和/或Ba) , A是0、 S或卤化物中之一，以及x是1或2, 和y是l、 2或3。注意到，本发明考虑了包括^喊土金属的混合物和/ 或阴离子(例如-ocr2)的混合物的含碱土金属化合物。本发明能使 用的含碱土金属化合物的例子包括但不限于MgO、 MgS、 MgF2、 MgCl2、 MgBr2、 Mgl2、 CaO、 CaS、 CaF2、 CaCl2、 CaBr2、 Cal2、 SrO、 SrS、 SrF2、 SrCl2、 SrBr2、 Srl2、 BaO、 BaS、 BaF2、 BaCl2、 BaBr2和 Bal2。在本发明的一个优选实施例中，含碱土金属化合物包括Mg。 MgO是本发明使用的高度优选的含碱土金属材料。
利用常规沉积工艺，例如包括从目标的溅射、在氧等离子体条件 之下的碱土金属的反应溅射、电镀、蒸发、分子束沉积、MOCVD、 ALD、 PVD和其他类似沉积工艺，形成含碱土金属材料。含碱土金属 材料典型地具有约O.lnm至约3.0nm的沉积厚度，更典型地具有约 0.3nm至约1.6nm的厚度。
当使用含稀土金属层作为层中之一时，含稀土金属层包括元素周
期表的iiib族中至少一个元素的氧化物或氮化物，该niB族例如包
括La、 Ce、 Pr、 Nd、 Pm、 Sm、 Eu、 Ga、 Tb、 Dy、 Ho、 Er、 Tm、 Yb、 Lu或其混合物。优选地，含稀土金属层包括La、 Ce、 Y、 Sm、Er和/或Tb的氧化物，以La203或LaN最优选。
利用常规沉积工艺，例如包括蒸发、分子束沉积、MOCVD、 ALD、 PVD和其他类似沉积工艺，形成含稀土金属层。在本发明的一个实施 例中，通过将结构置于分子束沉积室的传送室(load-lock)中，随后 将这个室抽空到l(T5Torr至l(T8Torr的范围，来形成含稀土金属层。 在这些步骤之后，插入结构，而不破坏生长室中的真空，在生长室中 通过将稀土金属和氧或氮的原子/分子束引到结构的表面上，沉积含稀 土金属层，例如氧化镧。具体而言，因为室的低压，所以释放的原子 /分子种类为束状，并且在到达结构之前不会分散。使用约300°C的 衬底温度。在沉积La203的情况下，La蒸发单元保持在1400。C至 1700°C的温度范围内，并且使用lsccm至3sccm分子氧的流率。可 选择地，也可以使用原子或激发氧，并且使氧通过在50Watt至600Watt 范围内激发的射频源，能生成这样的原子或激发氧。在这个沉积期间， 室内的压力可以在lxl(T5Torr (托)至8xlO-5Torr的范围内，并且氧 化镧生长率可以在每分钟O.lrnn至2nm的范围内，更典型地在0.5nm 至1.5nm的范围内。
含稀土金属层典型地具有约O.lnm至约3.0nm的厚度，更典型地 具有约0.3nm至约1.6nm的厚度。
含碱土金属或稀土金属(或类似稀土)材料20可以保留在结构 内，或它可以在沉积之后被除去，但仍然实现在栅电介质16之内的 固定分布的电荷密度。固定电荷密度经由工艺损坏、原子扩散和化学 反应而引入。
在本发明的又 一 个实施例中，通过在这里本发明执行的处理步 骤，可以在栅电介质16中引入固定分布的电荷密度。可以在栅电介 质顶上没有任何其他材料层的情况下执行处理步骤，或可以在栅电介 质16的顶上有另一电介质材料17和/或含碱土金属材料或含稀土金属 (或类似稀土 )材料20的情况下执行处理步骤。
处理步骤包括热、湿化学、气相、等离子体原子、离子注入、沉 积或其任何组合，在至少栅电介质16的沉积之后，以任何顺序执行。当使用沉积作为处理时，在栅电介质16上布置另一电介质材料 17或含碱土金属材料或含稀土金属(或类似稀土)材料20。沉积包 括上述形成层17或20中任何一个的技术中的任何技术。
当使用热处理时，使结构(有或没有层17和/或20;可能沉积了 层17和/或20,但是在热处理之前除去)经受一个加热步骤，在约 200。C至约1000°C的温度下，更优选地在400°C至700。C的温度下 的惰性环境，例如He、 Ar、 Ne、 N2或其混合物中，扭J亍这个加热步 骤。加热步骤包括快速热退火、炉退火、激光退火、尖峰退火或微波 退火。加热的持续时间可以根据所使用的确切技术而改变。典型地， 当使用除炉退火之外的退火时，加热步骤执行约0.005秒至约1分钟 的时段。炉退火可以要求比这里提供的范围更长的退火时间。热处理 被认为是通过原子种类的扩散和这些种类与电介质16的反应，而在 栅电介质16中引入固定空间分布的电荷密度。
当使用湿化学处理时，使用氧化剂或还原剂。氧化剂的例子包括 但不限于过氧化氢。还原剂的例子包括但不限于草酸。通过利用 本领域技术人员熟知的技术，可以将湿化学处理应用于包括栅电介质 16的结构(有或没有层17和/或20)。例如，可以使用浸渍涂布、喷 涂、浸入、刷布等，来将化学剂应用于结构。湿化学处理被认为是通 过与电介质16的氧化还原反应，而在栅电介质16中引入固定空间分 布的电荷密度。
当使用气相处理时，使用至少一种异类原子，例如氧、氢、硫等。 使用一个包括异类原子中至少一个的源，并且如果源还不是气体，利 用本领域技术人员熟知的技术转换成气体，从而提供至少一种异类原 子。在约300。C至约750。C的温度下执行约1分钟至约120分钟时段 的气相处理。更优选地，在约400。C至约600°C的温度下执行约2分 钟至约30分钟时段的气相处理。可以对一个包括栅电介质16的结构 执行气相处理，栅电介质16可以包括或可以不包括层17和/或20。 气相处理被认为是通过原子扩散和与电介质16的化学反应，而在栅 电介质16中引入固定空间分布的电荷密度。
当使用等离子体处理时，等离子处理包括利用一个适当源，例如 分子氢或氧，提供氢、氧、氮或氟的等离子体。等离子体是中性高度 电离气体，由中性原子或分子、正离子和自由电子组成。源的电离典
型地在一个反应室中执行，其中通过使源经受强DC或AC电磁场来 实现电离工艺。可选择地，通过用适当电子源轰击栅原子，执行氩源 的电离。根据本发明，在约250。C至约600。C的温度下执行等离子体 处理。可以对一个包括栅电介质16的结构执行等离子体处理，栅电 介质16可以包括或可以不包括层17和/或20。等离子体处理纟皮i/v为 是通过基种类(radical species)在栅电介质16中引入固定空间分布 的电荷密度。
当使用原子处理时，首先提供原子种类，例如原子氧、原子氢、 氮、氟等，并且然后引入到至少包括栅电介质16的结构；该结构可 以包括或可以不包括层17和/或20。利用如上所述关于等离子体工艺 的基本处理步骤，执行原子处理。原子处理被认为是通过原子扩散和 /或化学反应，而在栅电介质中引入固定空间分布的电荷密度。
当使用离子注入时，在至少包括栅电介质16的结构中引入一种 离子，例如氧、氢或氟，其中栅电介质16可选地存在有层17和/或 20。以约lkeV至约12keV的能量，更优选地约5keV至约12keV的 能量，执行离子注入。利用约lE15原子/cn^至约lE18原子/cn^的离 子剂量，更高度优选地约5E15原子/cn^至约lE17原子/cn^的剂量， 执行离子注入工艺。离子注入可以在一个步骤中执行，或可以使用多 个离子注入步骤。
还考虑了以上处理工艺例如沉积和热处理的组合。可以在其他处 理步骤之前除去沉积层，或可以在其他处理期间使沉积层保留在结构 中。
以上处理步骤可以重复所希望或准许的任何次数，以4吏栅电介质 16达到固定空间分布的电荷密度。
其次在图1A、图1B或图1C所示的上暴露表面层上形成栅电极 22。在本发明工艺的这里，栅电介质16可以具有或可以不具有固定
空间分布的电荷密度。图1D表示在包括层17或20的结构的顶上， 通过沉积栅电极22而形成的结果结构。虽然示出了这样结构，但是 层17或20是可选的，并且可以不存在，而且可以同样地在栅电介质 16上形成4册电极22。栅电极22由导电材料构成，例如包括多晶Si、 SiGe、金属、金属合金、金属硅化物、金属氮化物、金属碳化物或包 括其多层的组合。当存在多层时，可以在各导电层之间安置扩散阻挡 层(未示出)，例如TiN或TaN。可以在栅电极的顶上布置帽层(也 未示出)，例如氧化物或氮化物；帽层的存在可以用来防止随后在所 述栅电极上形成硅化物接触。当栅电极包括含Si材料并且不存在帽 层时，通常形成所述栅电极上的硅化物接触。
利用常规沉积工艺，例如包括化学气相沉积、等离子体增强化学 气相沉积、原子层沉积、溅射、电镀、蒸发和任何其他类似沉积工艺， 形成栅电极22。在其中将多晶Si或SiGe用作^"电极的实施例中，可 以使用原位沉积工艺，或可选揮，地，可以使用沉积随后进4亍离子注入。
栅电极22的厚度对本发明并不是关键的。然而，典型地，栅电 极的厚度为约lnm至约50nm。
在本发明的这里，并且如果先前未实行，则可以在栅电介质16 中引入固定空间电荷密度。当在其上布置有栅电极22的栅电介质16 中引入固定空间电荷密度时，可以执行以上处理步骤中之一。在处理 之中，当在结构上形成栅电极22时，优选地使用包括化学处理的那 些处理。注意到，只要在对硅化物接触施加电压或电流之前引入了固 定电荷，就能在形成栅电极22之后的任何时间发生固定空间分布的 电荷密度。
在沉积栅电极22之后，如图1E所示，在至少将栅电极22以及 典型地栅电介质16构图为至少一个栅叠层23时，使用光刻和蚀刻。 虽然图1E所示的结构包括可选层17或20，但是该层在本发明的这 里可以不存在。
光刻步骤包括在栅电极22的表面上涂覆常规光致抗蚀剂(未示 出)，使光致抗蚀剂暴露成辐射的希望图案，并且利用常规抗蚀剂显 影剂使暴露的抗蚀剂显影。蚀刻步骤包括干蚀刻(例如反应离子蚀刻、 等离子体蚀刻、离子束蚀刻或激光烧蚀)、湿化学蚀刻或所述蚀刻工 艺的任何组合。
然后典型地利用沉积和蚀刻在至少一个栅叠层23的暴露侧壁上 形成至少一个隔离件26。可选存在的至少一个隔离件26典型地由氧 化物、氮化物或包括其组合和多层的氮氧化物构成。虽然为可选的， 但是典型地在本发明的结构中存在一个隔离件26。在某些实施例中， 在形成至少 一个隔离件之前，可以利用本领域技术人员熟知的常规技 术形成钝化层(未示出)。当存在时，钝化层典型地由氧化物、氮化
物或氮氧化物构成。
在本发明的这里，通过利用常规离子注入和激活退火，在衬底12
中形成S/D区域28。 S/D区域28典型地包括扩展区域和深S/D扩散 区域。源极/漏极区域28和栅电极22 —起限定FET的沟道的长度。 注意到，S/D扩展和S/D扩散区域由半导体衬底12的上部分构成， 它通过离子注入而掺杂有n或p型掺杂剂。S/D扩展的深度通常比S/D 扩散区域浅。
其次，典型地利用常规硅化工艺至少在S/D区域28上形成石圭化 物接触30。当栅电极22由多晶Si或SiGe构成时，硅化物接触也可 以在栅电极22的顶上形成。
硅化工艺包括在结构的顶上形成金属或金属合金，它能够与硅起 反应，以在结构上形成硅化物，并且然后执行至少一个硅化物退火步 骤。在某些实施例中，使用第一和第二退火步骤。在形成金属层之前 可以形成可选的含Si层，并且可以在金属层的顶上形成可选的扩散 阻挡层，它在第一退火之后被从结构上除去。用于形成硅化物接触的 金属包括Co、 Ti、 Ni、 Pt、 W或其合金之一，合金可以包括合金添 力口剂。
图1F表示包括至少一个隔离件26、 S/D区域28和硅化物接触 30的结果结构。在本发明的这里，可以使用常规互连技术，以对图 1F所示结构提供一个或多个互连级。 一个或多个互连级基本上包括
在其中形成有导电特征(衬垫(line)、过孔或过孔和衬垫)的电介 质材料。
如果先前没有实行，在本发明的这里通过对硅化物接触30施加 电压或电流，可以在栅电介质16中形成固定空间分布的电荷密度。 利用本领域:忮术人员熟知的#支术，施加电压或电流。
已经确定，通过使在栅电介质16中具有固定空间分布的电荷密 度，就阈电压和平带电压而言，可以实现稳定化的栅叠层结构。特别 地，当对包括固定空间分布的电荷密度的本发明的栅叠层结构施加偏 压时，固定电荷的存在使结构的阈电压和平带电压稳定在nFET和 pFET器件相关的正常范围之内的一个目标值。
图2表示本发明的结构，包括至少 一 个nFET 5 0和至少 一 个pFET 52，位于半导体衬底12的表面上。每个FET都包括栅叠层，该栅叠 层自底到顶包括栅电介质16和栅电极22，其中所述至少一个nFET 的所述栅电介质包含第 一 固定空间分布的电荷密度，并且所述至少一 个pFET的所述栅电介质包括与所述第一固定空间分布的电荷密度不 同的第二固定空间分布的电荷密度，其中第一和第二固定空间电荷密 度的每一个都使其FET的阈电压和平带电压稳定在目标值。各FET 的栅电介质16和栅电极22可以是相同或不同材料。
虽然已经参考其优选实施例特别地表示和描述了本发明，但是本 领域技术人员将会理解，在不违反本发明的范围和精神的情况下，可 以在形式和细节上实现前述和其他各种变化。因此本发明并不旨在限 于描述和说明的准确形式和细节，而是落入所附权利要求书的范围之 内。
权利要求
1.一种半导体结构，包括至少一个栅叠层，布置在半导体衬底上，所述栅叠层自底到顶包括栅电介质和栅电极，其中所述栅电介质包含固定空间分布的电荷密度，其使所述栅叠层的阈电压和平带电压稳定在目标值。
2. 根据权利要求l的半导体结构，其中所述半导体衬底包括Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP、其他III/V或II/VI 族化合物半导体、有机半导体或分层半导体。
3. 根据权利要求1的半导体结构，其中所述半导体衬底是包括不 同晶体取向的表面区域的混合衬底。
4. 根据权利要求1的半导体结构，还包括界面绝缘层，位于所述 半导体衬底与所述4册电介质之间。
5. 根据权利要求1的半导体结构，其中所述至少一个栅叠层是 nFET。
6. 根据权利要求1的半导体结构，其中所述至少一个栅叠层是 pFET。
7. 根据权利要求1的半导体结构，其中所述固定空间分布的电荷 密度为约lxl0"cm-2至约lxl013cm-2。
8. —种半导体结构，包括至少一个nFET和至少一个pFET，位于半导体衬底上，每个FET 都包括栅叠层，所述栅叠层自底到顶包括栅电介质和栅电极，其中所 述至少一个nFET的所述栅电介质包含第一固定空间分布的电荷密 度，并且所述至少一个pFET的所述栅电介质包括与所述第一固定空 间分布的电荷密度不同的第二固定空间分布的电荷密度，其中所述第 一和第二固定空间电荷密度的每一个均使其FET的阈电压和平带电压稳定在目标值。
9. 根据权利要求8的半导体结构，其中所述半导体衬底包括Si、 Ge、 SiGe、 SiC、 SiGeC、 Ga、 GaAs、 InAs、 InP、其他III/V或II/VI 族化合物半导体、有机半导体或分层半导体。
10. 根据权利要求8的半导体结构，其中所述半导体衬底是包括 不同晶体取向的表面区域的混合衬底，其中所述至少 一 个nFET位于(100)表面上，并且其中所述至少一个pFET位于(110)表面上。
11. 根据权利要求8的半导体结构，其中所述第一固定空间分布 的电荷密度为约lxl(^cn^至约lxl013cm-2,并且所述第二固定空间 分布的电荷密度为约lxl0"cm-2至约5xl013cm-2。
12. —种形成半导体结构的方法，包括在半导体衬底上设置栅叠层，所述栅叠层自底到顶包括栅电介质 和才册电纟及；以及对所述栅叠层施加偏压，其中所述栅电介质包含固定空间分布的 电荷密度，其使所述栅叠层的阈电压和平带电压稳定在目标值。
13. 根据权利要求12的方法，其中在所述栅电介质的沉积期间或 之后，但是在所述栅电极的沉积之前，引入所述固定空间分布的电荷 密度。
14.根据权利要求12的方法，其中在所述栅电极的沉积期间或之 后，但是在对接触区域施加电压或电流之前，引入所述固定空间分布 的电荷密度。
15. 根据权利要求12的方法，其中通过对4妾触区域施加电压或电 流，引入所述固定空间分布的电荷密度。
16. 根据权利要求12的方法，其中通过选自包括热、湿、气相、 等离子体、原子、离子注入、沉积和其组合的组中的处理工艺，引入 所述固定空间分布的电荷密度。
17. 根据权利要求12的方法，其中通过在所述栅电介质上沉积一 个或多个层，对所述一个或多个层进行处理，并且除去所述一个或多 个层，来引入所述固定空间分布的电荷密度。
18. 根据权利要求12的方法，其中通过在所述栅电极上沉积一个 或多个层，对所迷一个或多个层进行处理，并且除去所述一个或多个 层，来引入所述固定空间分布的电荷密度。
19. 根据权利要求12的方法，其中在沉积所述栅电极之后，通过执行选自包括热、湿、气相、等离子体、原子、离子注入、沉积和其 组合的组中的处理工艺，来引入所述固定空间分布的电荷密度。
20. 根据权利要求12的方法，其中形成多个栅叠层，其中第一组 栅叠层具有第一导电性，并且第二组栅叠层具有与所述第一导电性不 同的第二导电性，其中所述第一组之内的每个栅叠层具有第一固定空间分布的电荷密度，并且所述第二组之内的每个栅叠层具有与所述第 一固定空间分布的电荷密度不同的第二固定空间分布的电荷密度。
全文摘要
提供一种半导体结构及其形成方法，该半导体结构特别地是一种在场效应晶体管(FET)中有用的栅叠层，其中通过对栅电介质材料引入固定空间分布的电荷密度来控制其阈电压。公开nFET和/或pFET结构。按照本发明，栅叠层或FET的固定空间分布的电荷密度指示占据空间的电荷密度，它在器件操作条件下基本上保持为时间函数的常量，并且至少在电介质材料之内的一个位置处，或在它与沟道、栅电极、隔离件或器件的任何其他结构元件之间的界面处为非零。
文档编号H01L27/092GK101097949SQ20071012681
公开日2008年1月2日 申请日期2007年6月27日 优先权日2006年6月29日
发明者C·P·德埃米克, D·A·布坎南, E·A·卡蒂尔, E·古谢夫, K·K·陈, M·M·弗兰克, R·杰米, S·扎法, V·K·帕鲁丘里, 张立伦, 韩金平 申请人:国际商业机器公司