专利名称：一种超薄氮化硅/二氧化硅叠层栅介质的制备方法
技术领域：
本发明属于半导体器件领域，具体地涉及一种超薄氮化硅/二氧化硅叠层栅介质的制备方法。
背景技术：
随着集成电路特征尺寸不断减小，作为传统CMOS器件核心的SiO2栅介质厚度也随之减薄，由此带来的问题是栅隧穿电流的急剧增大和杂质穿透栅介质进入硅衬底(主要是硼穿透)。这两个问题会严重影响CMOS器件的性能，甚至使器件失效。
Si3N4材料因为有较高的介电常数和很好的抗杂质穿透能力而受到广泛研究，已经有报道利用JVD(Jet Vapor Deposition)方法制备出具有低栅隧穿漏电流等优良特性的Si3N4栅介质。然而直接采用Si3N4作为栅介质的突出问题的是Si3N4材料和衬底Si之间界面的性质远不如SiO2和衬底Si之间界面的特性，前者的界面陷阱密度(density of interface traps)和边界陷阱密度(density of border traps)都远高于后者，这些陷阱会对器件特性产生严重影响。为解决这个问题，有人提出Si3N4/SiO2stack结构。即在Si3N4和衬底Si之间制作一层超薄的SiO2缓冲层，克服Si3N4和衬底Si之间界面差的矛盾，同时保持Si3N4的优势。
在目前文献中报道的Si3N4/SiO2stack结构中，Si3N4薄膜多采用JVD(JetVapor Deposition)，RPECVD(Remote Plasma Enhanced CVD)，或ALD(Atomic-Layer-Deposition)等方法淀积。这些方法需要专用设备，制作成本高。
发明内容
本发明的目的在于提供一种超薄氮化硅/二氧化硅叠层栅介质的制备方法。为叙述方便，以下用N/O stack栅介质表示超薄氮化硅/二氧化硅叠层栅介质。
为实现上述目的，本发明采用常规的LPCVD方法来制备超薄Si3N4膜，得到EOT(equivalent oxide thickness)为1.9nm的超薄Si3N4/SiO2stack栅介质。在此基础上详细研究了其特性(为简单起见，以下用N/O stack来代表Si3N4/SiO2stack栅介质)，并成功制备出栅长为0.13μm性能优良的N/O stack栅介质CMOS器件。
本发明制备的N/O stack栅介质和纯SiO2栅介质相比，同样等效氧化层厚度(EOT)的Si3N4/SiO2stack栅介质，在栅隧穿漏电流，抗应力诱生漏电流(SILC)性能，栅介质寿命等方面都远优于纯SiO2栅介质，因此用本发明制备的N/O stack栅介质以取代传统的SiO2栅介质，可以满足纳米CMOS器件超薄栅介质的需要；在此基础上，采用Si3N4/SiO2stack栅介质制备出性能优良的栅长为0.13μm的CMOS器件和57级环形振荡器。
为实现上述目的，本发明提供的N/O stack栅介质的制备方法，其步骤如下一.单层膜生长1)超薄SiO2栅介质采用衬底注氮再氧化技术注14N+能量为15-25kev，剂量2E14cm-2-5E14cm-2；.氧化温度650-720℃；.氧化时间2-30s；N2∶O2＝10--50∶1；2).采用LPCVD(低压化学汽相淀积)方法，制备出超薄Si3N4膜二氯氢硅∶氨气＝1∶(3-6)；.
淀积温度710-780℃；淀积时间18-25s；反应压力250-300 mtorr；
二.复合膜生长和评测1.在单层膜生长基础上，进行超薄Si3N4/SiO2(N/O)stack复合栅介质膜的制备，并在N型(100)，电阻率2-4Ω·cm的衬底上制备了PMOS电容样品来深入研究栅介质的特性；2.采用N/O stack结构作为栅介质，制备出栅长为0.13um的CMOS器件，并对器件特性进行深入研究；环振测试表明N/O stack结构器件有很高的速度。
图1为本发明制备的N/O stack栅介质截面高分辨率透射电子显微镜(HRTEM)照片；图2为本发明在衬底上制备PMOS电容的工艺流程示意图；图3为本发明的N/O结构与SiO2栅介质的Ig-Vg特性比较图；图4为本发明的N/O结构与SiO2栅介质的SILC特性比较图；图5为本发明的N/O结构与SiO2栅介质的TDDB特性比较图；图6为本发明的N/O结构与SiO2栅介质寿命预测示意图；图7为本发明的N/O stack器件的扫描电子显微镜(SEM)照片；图8a、b为本发明的N/O stack器件亚阈值特性曲线Lg＝0.13μm；图9a、b为本发明的N/O stack器件输出特性曲线Lg＝0.13μm。
具体实施例方式
实施例一.单层膜生长1)超薄SiO2栅介质的制备采用注14N+，再氧化的方法来降低氧化速率；同时降低氧化温度，减少氧化时间，来制备超薄垫氧层。其氧化条件如下.注14N+能量为20kev，剂量3E14cm-2；氧化温度690℃；
氧化时间2s；N2∶O2＝25∶1。
2.采用LPCVD方法制备超薄Si3N4膜；采用TEMPRESS 280设备来制备超薄Si3N4膜，该设备工艺重复性好，同时淀积的膜有很好的均匀性。反应源气体采用SiH2Cl2和NH3，反应方程式如下3SiH2Cl2(气)+4NH3(气)→Si3N4(固)+6H2(气)为了制备超薄Si3N4膜，提高工艺的可控制性，需要尽可能降低淀积的速度。最直接的办法是减少淀积时间；增加反应气体中NH3的比例可以减慢淀积速度，但不宜增加太多，否则会影响生成物的Si/N比例，；降低淀积温度可以减慢淀积速度，但温度不宜降低过多(否则可能导致反应生成物不充分)；适当降低温度的一个优点是可以减小淀积的Si3N4膜的表面粗糙程度，提高Si3N4膜的TDDB特性。最终的淀积条件下淀积温度750℃；淀积时间21s；反应压力275mtorr。
椭偏仪测得淀积Si3N4膜的折射率为1.997-2.006，说明Si/N比例正好形成Si3N4膜。淀积形成Si3N4膜后立刻进行退火，以消除Si3N4膜中过多的H以及点缺陷。退火这一步对形成高质量的Si3N4膜非常重要。图1为制备的N/O stack栅介质截面HRTEM照片。
二.复合膜生长和评测1.超薄Si3N4/SiO2(N/O)stack复合栅介质膜PMOS电容的制备和特性分析；在N型(100)，电阻率2-4Ω·cm的衬底上制备了PMOS电容样品，容面积3.14·(100um)2。采用标准的CMOS工艺，主要流程如图2所示。
在该工艺流程中，N/O叠层栅介质的制备在前面的单项试验中已经完成；用Ti硅化物来减小掺杂多晶硅栅的串联电阻；采用背面金属化来减小测量时的接触电阻。为了确定EOT，首先测量电容样品的C-V曲线，然后将测量的C-V结果与加州大学伯克利分校开发的电容-电压模拟器(QMCVsimulator)的结果进行拟和，得到了样品的等效厚度(EOT)为2.1nm。拟和过程中考虑了量子机械效应和多晶硅耗尽效应。为了对比试验，采用热氧化生长的方法制备了纯SiO2栅介质电容(除栅介质的生长外，流程与N/O stack一致)，对应的EOT为2.1nm。
在制备出EOT为2.1nm的Si3N4/SiO2(N/O)stack复合栅介质膜的基础上，对其特性进行了研究i栅隧穿漏电流特性图3对比了EOT同为2.1nm的N/O stack栅介质和纯SiO2栅介质隧穿漏电流特性。不难看出，在相同栅压下，N/O stack栅介质的隧穿漏电流远小于SiO2的栅隧穿漏电流电压较低时，隧穿漏电流减小2-3个数量级；随着栅压升高，隧穿漏电流的差缩小，但也保持在一个数量级左右。N/O stack结构隧穿漏电流小的原因可归结为在同样EOT下，由于Si3N4材料较SiO2有更高的介电常数(即K值)，所以N/O stack结构的物理厚度更厚，从而隧穿漏电流较小；另一方面，N/O stack的缓冲氧层是采用氮注入硅衬底再氧化方法制备的氮化氧化硅薄膜，它与衬底Si之间的界面特性优于纯SiO2/Si的界面特性。
ii SILC特性应力诱生漏电流(SILCStress Induced Leakage Current)直接和栅介质中的陷阱密度相关，因此研究中经常通过测量SILC来衡量栅介质中的陷阱密度。图4给出了N/O stack栅介质和纯SiO2栅介质的SILC特性比较，应力条件是3V恒压，时间为500秒。
可以看到，在经过恒压应力后，纯SiO2栅介质的栅隧穿漏电流整体上显著增加，而N/O stack栅介质电容的栅隧穿漏电流在整体上只有很小变化。这是因为在500秒恒压应力过程中，N/O stack结构的隧穿漏电流显著小于SiO2栅介质对应的隧穿漏电流，因此在N/O stack结构内由于遂穿漏电流产生的陷阱也远远小于在纯SiO2栅介质内产生的陷阱。这说明N/Ostack结构有很好的抗SILC能力，有高的可靠性。
iii TDDB特性与寿命预测为了进一步研究N/O stack栅介质的可靠性，采用恒压应力(CVSConstant Voltage Stress)测试方法，对比了两种栅介质的时变击穿(TDDB)特性。图5给出了N/O栅介质与SiO2栅介质的击穿时间(Tbd)分布比较。可以看出N/O stack结构和纯SiO2栅介质的Tbd分布都比较集中，说明测试样品的栅介质膜有好的均匀性；在相同的电压应力下(如3.6v和3.9v)，可以看到，N/O stack结构的Tbd远大于纯SiO2的Tbd。较大的Tbd值说明N/O stack结构有更好的可靠性。
图6给出了N/O栅介质与SiO2栅介质的十年寿命预测。从图6的预测结果可以看出，EOT为1.9nm的N/O stack栅介质安全工作十年对应的工作电压为2.6V左右，而同样EOT的纯SiO2栅介质对应的十年工作电压为1.9V左右，前者远大于后者。这进一步说明N/O stack栅介质有高的可靠性。
2.具有N/O stack栅介质CMOS器件的制备采用标准的CMOS工艺，本发明还制备了超薄N/O叠层栅介质CMOS器件。基本的工艺流程如下·p衬底，(100)晶向，电阻率15-25Ω*cm；·等平面隔离氧化；·栅介质制作超薄SiO2缓冲层+超薄Si3N4层；·淀积多晶硅电极；·电子束光刻栅电极；·RIE刻蚀栅电极；·源漏扩展区注入；·侧墙形成·源漏注入；·Ti-Salicide；·LTO+BPSG；·开孔；
·溅射铝；·刻铝；·合金；图7给出了本发明制备的MOS器件的SEM照片，图中器件对应的栅长0.13um；图8给出了CMOS MOSFET的亚阈值特性曲线。在关态下，NMOSFET(图8a)和PMOSFET(图8b)对应关态漏电流Ioff分别是8.3nA/μm和-1.3nA/μm；在1.5V漏源电压下对应的亚阈值斜率分别为72.3mV/dec和74mV/dec；漏致势垒下降(DIBL)分别为23.26mV/V和34.47mV/V。由这些数据可见，N/O stack栅介质CMOS器件有小的亚阈值斜率和DIBL，这主要是因为N/O stack栅介质有很小的EOT厚度和高质量，故栅电极可以很好的耦合沟道，从而有效抑制了短沟道效应。
图9给出了CMOS MOSFET输出特性曲线。从图中可得，在1.5V漏源电压下，NMOSFET(图9a)和PMOSFET(图9b)对应的饱和电流Ion分别为584.3μA/μm和-281.3μA/μm，可见N/O stack栅介质器件有很好的驱动能力。
本发明还还制备了CMOS 57级环形振荡器，环振中单管的栅长为0.13um。结果表明N/O stack结构环振1.5V电压下单个门延迟为53ps；综上所述，可以看到，采用注14N+再氧化的方法结合常规的LPCVD方法，在不需要额外设备的情况下，通过工艺的优化，制备出具有良好性能的超薄栅介质，该项技术可以应用于超深亚微米和纳米CMOS器件的制备，为新型高性能栅介质的研发开创了一条新颖实用的道路。
权利要求
1.一种超薄氮化硅/二氧化硅叠层栅介质的制备方法，其步骤如下a)超薄SiO2栅介质的制备注14N+能量为15-25kev，剂量2E14cm-2-5E14cm-2；氧化温度650-720℃；.氧化时间2-8s；.N2∶O2＝10--50∶1；b)超薄Si3N4膜的制备采用LPCVD方法制备超薄Si3N4膜；二氯氢硅∶氨气＝1∶3-6；淀积温度710-780℃；淀积时间18-25s；反应压力250-300mtorr。
全文摘要
一种超薄氮化硅/二氧化硅叠层栅介质的制备方法，采用常规的低成本低压化学汽相沉积(LPCVD)方法来制备超薄Si
文档编号H01L21/314GK1937184SQ200510086488
公开日2007年3月28日 申请日期2005年9月22日 优先权日2005年9月22日
发明者林刚, 徐秋霞 申请人:中国科学院微电子研究所