在半导体器件上形成环绕式接触部的方法
【专利摘要】本发明描述了与在半导体器件上形成环绕式接触部有关的技术和方法，以及并入了这样的半导体器件的装置、系统和移动平台。
【专利说明】
在半导体器件上形成环绕式接触部的方法
【背景技术】
[0001]典型的金属氧化物半导体场效应晶体管(MOSFET)可以包括半导体(例如，硅)、用于与源极区和漏极区接触的电极、以及用于与栅极接触或耦合的电极。FinFET是围绕从盘形衬底向上延伸的半导体材料的细带(通常被称为鳍状物)构建的M0SFET。鳍状物的一个端部是源极区，而鳍状物的相对端部是漏极区。鳍状物的中间区域形成由栅极电介质和栅极电极覆盖的沟道区。器件的导电沟道存在于鳍状物的在栅极电介质下面的外侧上。具体而言，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧)并且在这两个侧壁内流动，并且沿着鳍状物的顶部(平行于衬底表面的侧)流动。因为这样的构造的导电沟道实质上沿着鳍状物的三个不同外部平面区而存在，所以这种FinFET有时被称为三栅极FinFET。其它类型的FinFET构造也是可用的，例如所谓的双栅极FinFET，其中，导电沟道主要地仅沿着鳍状物的两个侧壁(并且不沿着鳍状物的顶部)而存在。互补型金属氧化物半导体(CMOS)具有双鳍状物，一个鳍状物用于P型晶体管(PMOS)，并且另一个鳍状物用于η型晶体管(匪OS) ο双鳍状物例如被集成电路上的绝缘氧化物层分隔开。每个鳍状物的源极区和漏极区两者都被覆盖有连接到驱动电路的接触部，所述驱动电路往返于源极区和漏极区输送电流。仍然可以增加鳍状物处的并且在源极区和漏极区处通过接触部传导的驱动电流。
【附图说明】
[0002]在附图中通过示例的方式并且不是通过限制的方式图示了本文所描述的材料。为了图示的简洁和清楚，图中所图示的元素不必按比例绘制。例如，为了清楚，可以相对于其它元素而放大一些元素的尺寸。此外，在认为适当的地方，在各图之中重复参考标记以指示对应或者类似的元素。在附图中:
[0003]图1是双互补型金属氧化物半导体器件的上透视视图；
[0004]图2是用于制作半导体器件的流程图；
[0005]图3-6是在执行特定的制作操作时示例性半导体器件的截面视图；
[0006]图7是用于制作半导体器件的另一个流程图；
[0007]图8是采用具有晶体管的集成电路的移动计算平台的示意图，所述晶体管在晶体管的鳍状物上具有环绕式接触部；以及
[0008]图9是全部根据本公开的至少一些实施方式布置的计算设备的功能框图。
【具体实施方式】
[0009]现在参考附图描述一个或多个实施方式。尽管讨论了具体的构造和布置，但是应当理解这么做仅是出于说明性目的。相关领域技术人员将认识到，可以在不脱离本说明书的精神和范围的情况下采用其它构造和布置。对相关领域的技术人员而言将显而易见的是，也可以在除了本文中所描述的之外的各种其它系统和应用中采用本文中所描述的技术和/或布置。
[0010]在以下【具体实施方式】中参考附图，所述附图形成【具体实施方式】的部分，其中，相同的附图标记可以始终指代相同的部分，以指示相对应或者类似的元素。将认识到，为了图示的简洁和/或清楚，图中所图示的元素不必按比例绘制。例如，为了清楚，可以相对于其它元素而放大一些元素的尺寸。此外，要理解的是，可以在不脱离所要求保护的主题的范围的情况下利用其它实施方式并且对这些实施方式做出结构和/或逻辑的改变。还应当注意的是，方向和引用(例如上、下、顶、底等)可以被用于便于对附图的讨论，并且不旨在限制对所要求保护的主题的应用。因此，不要以限制性的意义来理解以下【具体实施方式】，并且由所附权利要求及其等价物来限定所要求保护的主题的范围。
[0011]在以下描述中阐述了许多细节，然而对于本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，以框图的形式而非详细地示出了公知方法和设备，以避免使本发明难以理解。在整个本说明书中对“实施方式”或“在一个实施方式中”的引用意味着结合所述实施方式描述的特定特征、结构、功能或者特性被包括在本发明的至少一个实施方式中。因此，在整个本说明书中的各处出现的短语“在实施方式中”不一定指代本发明的相同实施方式。此外，可以在一个或多个实施方式中以任何适合的方式来组合特定特征、结构、功能或特性。例如，可以在两个实施方式没有被规定为相互排斥的任何情况下，将第一实施方式与第二实施方式组合。
[0012]可以在本文中使用术语“耦合”和“连接”连同其派生词来描述部件之间的结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施方式中，可以使用“连接”来指示两个或更多个元素彼此直接物理或电接触。可以使用“親合”来指示两个或更多个元素彼此直接或间接(在它们之间具有其它中间元素)物理或电接触，和/或两个或更多个元素彼此合作或交互(例如，如因果关系中那样)。
[0013]如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”、“在……上”
等指代一个材料层或部件关于其它层或部件的相对位置。例如，设置在一层之上或之下的另一层可以直接与所述一层接触，或者可以具有一个或多个中间层。此外，设置在两层之间的一层可以直接与这两层接触，或者可以具有一个或多个中间层。相比之下，第二层“上”的第一层与第二层直接接触。类似地，除非明确声明，否则设置在两个特征之间的一个特征可以与邻近的特征直接接触，或者可以具有一个或多个中间特征。另外，除非另外声明，否则术语“在……之下”或“在……之上”或“下”或“上”和/或涉及相对位置的类似术语意在表达部件之间的内部相对位置，并且不一定意指相对于地面向上或向下。
[0014]以下关于在半导体器件上形成环绕式接触部描述了器件、微处理器、装置、计算平台、以及方法。
[0015]很多半导体器件具有多个鳍状物，所述鳍状物可以在晶片上相对地靠近彼此放置。一个这种示例是互补型金属氧化物半导体(CMOS)器件，所述互补型金属氧化物半导体(CMOS)器件可以具有双鳍状物，所述双鳍状物包括由绝缘层分隔开的邻近η型鳍状物的P型鳍状物。CMOS可以邻近其它CMOS器件，以使得一个器件上的鳍状物相对地靠近另一个器件上的鳍状物。鳍状物上的源极区和漏极区常常被用于施加驱动电流的接触部覆盖。增大接触部所覆盖的并且处于足够的厚度下以正确地设置结功函数的区域减小了接触部电阻，从而在源极和漏极具有相同的电压时增大了驱动电流。当更多的电流穿过接触部时，晶体管更有效率，并且可以降低用于操作晶体管的总功率或者增大驱动电流。
[0016]在具有鳍状物的3D三栅极晶体管(例如，CMOS和其它集成电路)上，直立鳍状物可以由可以利用绝缘材料至少部分填充的沟槽分隔开。鳍状物被称为三栅极或3D，因为鳍状物的顶表面和两个相对侧壁均形成了栅极(每个表面是栅极)。鳍状物的源极区和漏极区可以总体上保持具有顶部和两个侧壁的鳍状形状，并且接触材料可以放置在位于这些区域的鳍状物之上。在绝缘材料沉积在沟槽中之前或之后，可以沉积接触材料。常常使用物理溅射来沉积接触材料，所述物理派射是视线(line of sight)沉积。这使得在沟槽内的鳍状物的侧壁上提供足够的接触材料以便将接触部的区域有效地延伸到鳍状物的所有三个表面变得很难。特别地，所溅射的材料直接针对鳍状物的顶部(其中，鳍状物的顶部相对于溅射的方向是正交的或平坦的)。因此，鳍状物侧壁将不会接收足够的金属厚度以充分设置结工作函数，并且电流在很大程度上受到鳍状物的顶部上的区域的限制。
[0017]本文中所述的方法通过将初始接触层溅射到鳍状物(在本文中还被称为直立或向上延伸的半导体主体)上来解决了这个困难。随后，执行再溅射操作以将初始接触层的接触材料再分布到半导体主体的侧壁上。这提供了半导体主体的侧壁上的接触部的足够的、更均匀的厚度以提供穿过接触层的驱动电流的显著增加。
[0018]参考图1，本文中所述的各种实施方式克服了以上所提及的困难，并且在一个所示示例中，集成电路可以具有晶体管或半导体器件100，晶体管或半导体器件100被提供有直立或向上延伸的半导体主体102和104(也被称为半导体鳍状物、鳍状物部分、或核)。应当注意的是，出于本文中所述的方法的目的，半导体主体不一定局限于鳍形状，其中，其高度大于其宽度，等等。半导体主体102和104可以被提供在在晶片或衬底106之上，在该不例中晶片或衬底106由硅(Si)组成。半导体主体102和104可以由S1、SiGe或Ge组成。在一种形式中，半导体主体102和104是大体上均匀的材料，其中，半导体材料位于鳍状物或半导体主体的核。在其它替代方案中，鳍状物或半导体主体可以具有不同的层，所述不同的层可以包括半导体层和/或半导体核。在任一种情况下，半导体主体以沿着总体上横贯鳍状物或半导体主体的高度的鳍状物或半导体主体的长度的沟道方向(或换言之，在图1中的源极区130或132与漏极区134或136之间)传导电流。
[0019]更具体地，半导体器件100可以形成在晶片上，并且在一些形式中可以构成一个管芯或管芯的一部分或晶片的很多管芯。半导体器件可以是晶片上的多个半导体器件的其中之一，无论在晶片上有数十、数百、数千、数百万、还是数十亿个半导体器件。此外，半导体器件100可以是晶体管或其它电子部件，并且可以是由晶片形成的集成电路的部分，或可被分割以形成分立的芯片。半导体器件100可以是包括在具有带有逻辑栅极电极的电路的任何器件中的微电子器件，例如金属氧化物半导体场效应晶体管(MOSFET)栅极电极(例如，逻辑电路)。例如，微电子器件100可以是微处理器、静态随机存取存储器(SRAM)电路、或微处理器的SRAM高速缓存存储器的部分等，以命名几个非限制性的示例。
[0020]半导体器件100可以是具有至少一个P型半导体主体或鳍状物102和至少一个η型半导体主体或鳍状物104的非平面3D finFET。鳍状物可以以许多不同取向布置在晶片上。因此，在一种形式中，相同载流子电荷的鳍状物可以集合在一起，或替代地，或另外地，如互补型金属氧化物半导体(CMOS)那样，可以在一个P型鳍状物邻近一个η型鳍状物的情况下使不同载流子电荷的鳍状物交替或配对。因此，半导体器件可以是具有很多这样的半导体器件的集成电路的部分，或可以是集成电路上的隔离的半导体器件。在其它情况下，半导体器件可以例如位于其自己的芯片或管芯上。针对集成电路，半导体器件还可以在单个P型或者η型鳍状物的对偶对具有它们自身的栅极的情况下被隔离，而在电路上没有任何相对靠近的半导体器件，或半导体器件可以嵌套在类似的平行半导体器件的长线或2D网络内。
[0021]因此，如以上所提及的，半导体器件100的基本晶体管元件包括:衬底106、形成在衬底106之上或上并且由绝缘层118(也被称为沟槽隔离或简称为绝缘或隔离)分隔开的直立半导体主体或鳍状物102和104。半导体器件100也可以是绝缘体上半导体(SOI)结构或可以具有半导体沟槽绝缘(STI)结构。半导体器件102和104可被形成为衬底的延伸或可以是以虚线示出的附加的单独的衬底层128。栅极电极120在半导体主体102和104之上延伸并且横贯半导体主体102和104。电介质层122可以设置在半导体主体102和104的沟道区之上和栅极电极120之下。半导体主体102和104还具有源极区130和132以及漏极区134和136。接触部或接触层110放置在每个源极区和漏极区之上。接触部可以通过金属互连和通孔的方式连接到电源。
[0022]半导体器件100可以是隔离的晶体管，其中，在沟槽隔离之间沿着电流流动方向存在一个栅极电极。在其它情况下，半导体器件100可以是鳍状物方向上的细长电路的部分。换言之，在电流流动(或沿着鳍状物)方向上，可以提供嵌套的晶体管，其中，单个鳍状物在沟槽隔离之间包含更多晶体管。
[0023]半导体主体可以或可以不具有包覆层，所述包覆层可以被保持在沟道区，和/或可以延伸到源极区和漏极区。在这种情况下，接触部110可以覆盖包覆层以及在其下并且在源极区和漏极区130、132、134、和136处的半导体主体102和104。
[0024]每个半导体主体具有顶表面或上表面112和相对的侧壁114和116，侧壁114和116从半导体主体102与104之间形成的沟槽126的底部124延伸并且横贯到顶部112。
[0025]接触层110可以在半导体主体102和104的所有三个侧之上并且沿着沟槽126的底部124延伸。在任何数量的对齐或排列的半导体主体之上的接触层可以是连续的。在晶片的端部处或与邻近的半导体主体(其中，构槽可以变平)相对隔离的那些半导体主体可以具有接触层端部，如接触层端部远离半导体主体延伸并且在到达晶片的端部或接触部之前位于邻近的半导体主体处。
[0026]现在参考图2，布置了根据本公开内容的至少一些实施方式的形成半导体器件的环绕式接触部(并且更具体而言使用再溅射操作来形成具有半导体主体的所有三个侧上的更均匀的厚度的接触层)的方法200。在所示实施方式中，过程200可以包括如由一个或多个操作202和204所示的一个或多个操作、功能或动作。然而，本文中的实施方式可以包括任何数量的操作，以使得操作中的一些操作可以被跳过等。此外，各种实施方式可以包括为了清楚起见而未示出的附加操作。另外，一般而言，针对关于图2所述的技术，过程200提供了用于形成本文中的任何实施方式的半导体结构的示例性方法;然而，其它方法可用于形成这样的结构。
[0027]过程200可以包括操作“将初始接触层的接触材料沉积在彼此由沟槽分隔开并且设置在衬底之上的至少两个半导体主体的源极区或漏极区或这两者上”202。如以下所提及的，初始接触层可以主要沉积在半导体主体的顶部和沟槽的底部上。
[0028]过程200还可包括操作“再溅射初始接触层的接触材料以将至少一些接触材料再分布到沟槽内的半导体主体的部分上”204。在一个特定的示例中，接触材料可以在晶片偏压的情况下被等离子体轰击，从而使等离子体对沟槽的底部和半导体主体的顶部处的接触材料的撞击导致接触材料中的至少部分材料移动到半导体主体的侧壁。
[0029]现在参考图3-7，结合在图3-6处所示的在半导体主体(例如，半导体器件100)的制造期间的各种状态中的半导体器件300来解释详细过程700。截面总体上平行于栅极电极延伸并且横贯半导体主体(或鳍状物)，以提供穿过所示半导体主体的每个半导体主体的源极区或漏极区的截面。参考图3，在初始阶段中，操作700可以包括“在半导体器件上形成半导体主体”702。半导体器件300最初可以具有类似于例如衬底106的半导体晶片或衬底302，并且可以由采用一些形式的未掺杂的单晶硅(Si)组成。尽管此处半导体衬底302是本征(例如，未掺杂)娃衬底，但是在其它形式中，衬底302可以被掺杂为P型或η型导电性。
[0030]半导体主体304和306可以由S1、SiGe、或Ge组成，并且每个半导体主体可以具有从沟槽314的底部312—直延伸到半导体主体304或306的顶表面或上表面316的侧壁308和310。由于制造限度，侧壁308和310可以或可以不完全垂直于衬底302的上表面318延伸，并且可以是大致横贯的，并且在所示形式中可以具有大约10度的角。至少最初，半导体主体304和306可以形成在相同材料的连续线中以为每个器件或晶体管形成半导体主体的源极区、沟道区、和漏极区。通过一种方法，半导体主体或鳍状物304和306可以是大约30到70nm尚O
[0031]过程700可以继续“形成半导体主体的源极区和漏极区”704。这可以包括如需要的包括任何材料蚀刻、扩散、材料更换等的完成源极区和漏极区以给源极区和漏极区提供期望的材料，如果它不同于半导体主体304和306的沟道区。这个操作还可以包括例如通过使用注入和退火或从固体源向内扩散来进行掺杂。随后可以对源极区和漏极区进行适当地掺杂以得到期望的P型或η型半导体主体。通过一种方法，源极/漏极区具有介于大约IxlO19到IxlO21原子/cm3之间(并且在一种形式中，为至少大约5x10?原子/cm3)的掺杂浓度。源极/漏极区可以由均匀的浓度形成或可以包括不同浓度或掺杂配置的子区，例如顶端区(例如源极/漏极延伸部分)。在一种形式中，当半导体器件100或300是对称的晶体管时，源极区和漏极区将具有相同的掺杂浓度配置。在另一种形式中，晶体管100或300是非对称的晶体管，并且源极区和漏极区可以具有不同的掺杂，以便得到特定的电特性。
[0032]参考图3，过程700随后可以继续“沉积初始接触层”706。这可以包括在溅射室(例如，AppI ied Mater ial s公司的“Aura” PVD沉积室)中使用射频物理气相沉积(RFPVD)。在这个过程中，等离子体气体(例如氩气)在真空条件下进入到室内并且被轰击到钛目标板上，所述钛目标板以特定的距离保持与保持(多个)半导体器件的晶片或衬底302相对。被轰击的钛离子和原子以笔直的视线方式被引导到保持在室内的基座上的半导体器件。用于沉积的功率由介于2000W与7500W之间的40MHz RF发生器和由介于500与2500W之间的DC发生器提供。在大约室温下，在50与I OOmTorr之间执行沉积。
[0033]初始溅射操作还可以包括为初始接触层“提供牺牲部分”。因此，如图4上所示，初始接触层400可以包括在半导体主体304和306的顶部处的牺牲部分402和在沟槽的底部处的牺牲部分404。可以溅射足够的接触材料406，从而使半导体主体304或306的顶部处和沟槽314的底部处的初始接触层的总高度为大约3到15nm高，从而当这个操作完成时包括大约5到1nm高的牺牲部分。在再溅射层沉积的部分之前，牺牲部分可以是大约10到20nm高。
[0034]在“再溅射接触材料”710的接下来的操作中，室内被填充有等离子体或氩气，但这次没有在目标板和基座之间施加显著的电压。用于再溅射的偏压由具有10W-1000W RF功率的13.56MHz发生器提供，并且在I与1mTorr之间执行再溅射。如图4中所示，等离子体将被引导到半导体器件300，并且如由粗箭头所示，氩离子对金属初始接触层的撞击将使接触材料(例如，采用原子或离子形式)再分布，并且这包括朝侧壁308和310的运动或再分布。等离子体被引导到半导体器件，因为偏压使目标电极与晶片之间的电压反转，从而Ar等离子体替代地被引导到晶片(或换言之，晶片成为目标)。
[0035]因此，针对这个操作，方法700使用了额外的溅射金属作为保护或牺牲层402或404以避免溅射(或换言之，蚀刻掉)半导体主体304或306。这由于再溅射的物理性质的原因是必要的。物理再溅射速率将在高曲率的区域(例如，半导体主体304或306的顶角)中增大，并且对那些主体中的S1、SiGe、或Ge将不是选择性的。在本示例中，再溅射将腐蚀掉1nm的初始接触层，并将大约I到5nm的接触材料沉积在侧壁308和310处。
[0036]如图5上所示，由此产生的再溅射所形成的接触层(或随后的或最终接触层)500比来自初始接触层402的大体上更均匀。这与单独覆盖有PVD沉积的相同结构相比，提供了被提供到半导体主体304和306的驱动功率的大约10-20%增加。这个增加将与以前未覆盖的半导体主体区域成比例。
[0037]参考图6，示出了可以更准确地描绘接触层600的最终配置的替代的再溅射接触层600。在这种情况下，再派射形成轻微的悬垂部(overhang)602和圆形上表面604。由于物理再溅射原子的矢量和他们到现有结构的再附接，这个配置是再溅射过程的特性。
[0038]过程700随后可以继续进行“沉积绝缘层”712，例如在需要时针对沟槽312，例如可以将浅沟槽隔离(STI)区沉积在沟槽312中的接触层500或600上，并且浅沟槽隔离(STI)区可以由电介质或电绝缘材料形成。电绝缘材料可以包括用于浅沟槽隔离(STI)的任何适当的材料。在一些形式中，用于绝缘层的电绝缘材料可以包括已知其在集成电路结构中的适用性的电介质材料，例如低k电介质材料。可以用于绝缘层40 2的电介质材料的示例包括但不限于:氧化硅、掺碳氧化物(CDO)、氮化硅、有机聚合物(例如，八氟环丁烷或聚四氟乙烯)、氟硅酸盐玻璃(FSG)、以及有机硅酸盐(例如，硅半倍氧烷、硅氧烷、或有机硅酸盐玻璃)。
[0039]随后，通过对低电阻接触金属(例如Al、W、Co或Cu)的沉积来促进后端通孔与互连的接触部，并且随后将所述接触部平面化到所述隔离区以产生单独的已填充接触沟槽。
[0040]过程700可以继续“形成电极”714。因此，还可以形成栅极并且栅极可以包括栅极电介质(例如，栅极电介质122(图1))和栅极电极120(图1)。这可以包括在半导体主体的沟道区处形成栅极电介质层122。栅极电极120可以形成在栅极电介质层122上，并且可以由至少一种P型功函数金属或η型功函数金属组成，这取决于晶体管是PM0S(例如，P型)还是NMOS(例如，η型)晶体管。通过一种形式，栅极电极120可以被形成到足以完全覆盖或包围半导体主体102和104的沟道区、以及如图1中所示的栅极电介质层122的厚度。
[0041]在一些形式中，一对间隔体121 (以虚线粗略地示出)可以将栅极电极120括在一起，例如在栅极电极的侧壁119的相对表面(鳍状物与栅极电极120相交的侧)。间隔体可以由诸如氮化硅、氧化硅、碳化硅、碳掺杂的氮化硅、以及氮氧化硅等材料形成。用于形成间隔体的过程可以通常包括沉积和蚀刻过程和/或其它公知的技术。本文所述的牺牲层也将保护间隔体在接触部金属沉积期间免受来自再溅射操作的物理撞击，因为间隔体还暴露于溅射过程。因此，如果来自初始接触部沉积的不足的牺牲金属层覆盖间隔体，那么再溅射过程也可以再溅射间隔体材料。即使间隔体放置在栅极电极120的相对垂直的侧壁上这也是真实的。
[0042]当半导体器件100或300例如是用于集成电路的很多这样的器件的其中之一而不是作为隔离的晶体管时，过程700还任选地包括“完成集成电路”716。在这种情况下，“后端”技术可以用于形成金属接触部、金属化层以及层间电介质以将各种晶体管互连在一起成为功能集成电路，例如微处理器。
[0043]尽管示例性过程200和700的实施方式可以包括采取以所示的顺序示出的所有操作，但是本公开内容并不限于这个方面，并且在各种示例中，过程200和700的实施方式可以包括只采取所示操作的子集、可以组合在一起或被细分的操作和/或采用与所示的不同的顺序。
[0044]此外，可以响应于由一个或多个计算机程序产品提供的指令来采取图2和7的操作中的任何一个或多个操作。这样的程序产品可以包括提供指令的信号承载介质，所述指令在由例如处理器执行时可以提供本文中所述的功能。可以以任何形式的一种或多种计算机可读介质来提供计算机程序产品。因此，例如，响应于由一种或多种机器可读介质传送到处理器的程序代码和/或指令或指令集，包括一个或多个处理器核的处理器可以采取图2和7中所示的示例性操作中一个或多个操作。一般而言，机器可读介质可以采用程序代码和/或指令或指令集的形式来传送软件，所述程序代码和/或指令或指令集可以使设备和/或系统中的任何设备/系统如上所述地执行。图8是根据本公开内容的至少一些实施方式而布置的采用具有晶体管的IC的移动计算平台的说明性示意图，所述晶体管具有非凹陷的场绝缘体以及场绝缘体之上的较薄电极。移动计算平台800可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每项的任何便携式设备。例如，移动计算平台800可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且可以包括显示屏805、芯片级(SoC)或封装级集成系统810、以及电池815，所述显示屏805在示例性实施方式中是触摸屏(例如，电容式、电感式、电阻式等触摸屏)。
[0045]还在扩展的视图820中图示了集成系统810。在示例性实施方式中，封装器件850(在图8中，被标记为“具有鳍状物上的环绕式接触部的存储器/处理器”，并且根据本文中所描述的实施方式)包括采用如本文中所讨论的具有P型和η型包覆鳍状物的晶体管的至少一个存储器芯片(例如，RAM)和/或至少一个处理器芯片(例如，微处理器、多核微处理器或者图形处理器等)。在实施方式中，封装器件850是包括SRAM高速缓存存储器的微处理器，所述SRAM高速缓存存储器采用如本文中所讨论的具有P型和η型包覆鳍状物的晶体管(例如，SRAM高速缓存存储器可以包括采用如本文中所讨论的晶体管的反相器电路)。
[0046]所采用的晶体管可以包括半导体器件，所述半导体器件具有衬底、形成诸如鳍状物等P型和η型半导体主体两者的应变层、以及在至少η型半导体主体之上或上的包覆层，其中，如本文中所描述的来生长包覆层。封装器件850还可以连同功率管理集成电路(PMIC)830、RF(无线)集成电路(RFIC)825、以及其控制器835中的一个或多个一起耦合到(例如，通信地耦合到)板、衬底或内插器860，RF(无线)集成电路(RFIC)825包括宽带RF(无线)发射器和/或接收器(Tx/Rx)(例如，包括数字基带和模拟前端模块，还包括发射路径上的功率放大器和接收路径上的低噪声放大器)。通常，封装器件850还可以耦合到(例如，通信地耦合到)显示屏805。
[0047]功能上，PMIC 830可以执行电池功率调整、DC到DC转换等，并且因此具有耦合到电池815的输入，并且具有向其它功能模块提供电流供应的输出。如进一步图示的，在示例性实施方式中，RFIC 825具有耦合到天线(未示出)的输出，以实施多个无线标准或协议中的任何标准或协议，其包括但不限于:W1-Fi (IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，可以将这些板级模块中的每个模块集成到耦合到封装器件850的封装衬底的单独的IC上，或者集成在耦合到封装器件850的封装衬底的单个IC(SoC)内。
[0048]图9是根据本公开内容的至少一些实施方式而布置的计算设备900的功能框图。例如，可以在平台800内部找到计算设备900，并且计算设备900还包括母板902，母板902容纳多个部件，例如但不限于:处理器904(例如，应用处理器)以及至少一个通信芯片906，所述处理器904可以并入如本文中所讨论的具有被包覆的P型和η型半导体主体的晶体管。在实施方式中，处理器904、一个或多个通信芯片906等的至少其中之一可以物理耦合和/或电耦合到母板902。在一些示例中，处理器904包括封装在处理器904内的集成电路管芯。通常，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或者设备的部分。
[0049]在各种示例中，一个或多个通信芯片906也可以物理耦合和/或电耦合到母板902。在其它实施方式中，通信芯片906可以是处理器904的部分。根据其应用，计算设备900可以包括可以或者可以不物理耦合和电耦合到母板902的其它部件。这些其它部件包括但不限于:易失性存储器(例如，DRAM)、非易失性存储器(例如，R0M)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD)等)等。
[0050]通信芯片906可以实现用于将数据往返于计算设备900传输的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可能不包含任何导线，但是术语并不暗示相关联的设备不包含任何导线。通信芯片906可以实施多种无线标准或协议中的任何标准或协议，所述多种无线标准或协议包括但不限于本文在别处描述的那些标准或协议。如所讨论的，计算设备900可以包括多个通信芯片906。例如，第一通信芯片可以专用于较短范围的无线通信，例如，W1-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
[0051]如本文中所描述的任何实施方式中所使用的，术语“模块”指的是被配置为提供本文中描述的功能的软件逻辑和/或固件逻辑的任何组合。软件可以体现为软件包、代码和/或指令集、和/或存储由可编程电路执行的指令的固件。所述模块可以总体或单个地被体现为作为较大系统的部分的实施方式，例如，集成电路(1C)、片上系统(SoC)等。
[0052]如本文中所描述的任何实施方式中所使用的，术语“逻辑单元”指的是被配置为提供本文中所描述的功能的固件逻辑和/或硬件逻辑的任何组合。如本文中所描述的任何实施方式中所使用的“硬件”可以单独地或以任何组合包括例如硬连线电路、可编程电路、状态机电路和/或存储由可编程电路执行的指令的固件。逻辑单元可以总体或单个地被体现为形成较大系统的部分的电路，例如，集成电路(Ic)、片上系统(SoC)等。例如，对于本文中所讨论的系统的固件或硬件的实施方式，逻辑单元可以被体现成逻辑电路。此外，本领域普通技术人员将认识到，由硬件和/或固件执行的操作还可以利用软件的一部分来实施逻辑单元的功能。
[0053]如本文中所描述的任何实施方式中所使用的，术语“发动机”和/或“部件”可以指代模块或逻辑单元(如以上所描述的这些术语)。因此，术语“发动机”和/或“部件”可以指代被配置为提供本文中所描述的功能的软件逻辑、固件逻辑、和/或硬件逻辑的任何组合。例如，本领域中的普通技术人员将认识到，由硬件和/或固件执行的操作可以替代地经由软件模块来实施，所述软件模块可以被体现为软件封装、代码和/或指令集，并且还认识到，逻辑单元也可以利用软件的部分来实施其功能。
[0054]尽管已经参考各个实施方式描述了本文阐述的某些特征，但本说明书并非旨在以限制性意义来被解释。因此，对于本公开内容所属领域的技术人员而言显而易见的是，本文中所描述的实施方式的各种修改以及其它实施方式被认为是处于本公开内容的精神和范围内。
[0055]以下示例属于另外的实施方式。
[0056]通过一个实施方式，形成半导体器件的方法包括在彼此由沟槽分隔开并且设置在衬底之上的至少两个半导体主体的源极区或漏极区或这两者上沉积初始接触层的接触材料。该方法还包括再溅射初始接触层的接触材料以将接触材料中的至少一些接触材料再分布到沟槽内的半导体主体的至少一个部分上。
[0057]通过其它实施方式，提供了一种方法，其中，半导体主体具有顶部和延伸并且横贯到顶部的侧壁，并且其中，沉积操作包括将初始接触层至少沉积在顶部上，并且再溅射将接触材料再分布到侧壁上。沉积操作还包括将接触材料沉积在沟槽的底部处，并且其中，再溅射将接触材料中的至少一些材料从沟槽的底部再分布到半导体主体的侧壁上。该方法包括:形成初始接触层的牺牲部分；以及在对接触材料的再溅射期间将牺牲部分再分布，其中，牺牲部分将大约10-20nm增加到初始接触层的高度，接触材料包括钛，并且在再溅射之后产生的侧壁处的接触层为至少大约l_5nm厚。在其它情况下，再溅射包括朝初始接触层并且在偏压的晶片上引导等离子体轰击材料。该方法还可包括将接触材料沉积在间隔体的表面上，所述间隔体设置在与半导体主体相交的栅极电极处，并且同时沉积初始接触层的接触材料。该方法包括将足够量的接触材料沉积在间隔体的表面上以在间隔体处形成牺牲层从而避免在再溅射期间对间隔体的损坏。
[0058]通过一种方法，半导体器件包括:衬底;彼此由沟槽分隔开并且设置在衬底之上的至少两个半导体主体，并且半导体主体具有由沟道区分隔开的源极区和漏极区；以及再溅射形成的接触层，其在半导体主体上并且通过将初始接触层再溅射而形成，所述示出接触层被至少部分地再分布到沟槽内的半导体主体的部分。器件还具有设置在半导体主体的沟道区之上的栅极电介质层和设置在栅极电介质层之上的栅极电极。
[0059]通过其它方法，半导体器件具有半导体主体，半导体主体具有顶部和延伸并且横贯到顶部的侧壁，并且其中，初始接触层至少设置在顶部上，且利用来自顶部处的初始接触层的接触材料将再溅射形成的接触层设置在侧壁处。在其它情况下，半导体主体具有从沟槽延伸的侧壁，沟槽具有底部，并且其中，初始接触层设置在沟槽的底部处，并且其中，侧壁处的再溅射形成的接触层至少部分地由来自沟槽的底部的接触材料形成。通过另一方面，初始接触层包括被配置和布置为在对来自初始接触层的接触材料进行再溅射期间进行再分布的牺牲部分，并且牺牲部分将大约10-20nm增加到初始接触层的高度，而再溅射形成的接触层设置在侧壁处并且在侧壁处具有至少大约l_5nm厚的厚度。另外，接触材料包括钛，并且再溅射形成的接触层由等离子体轰击材料形成，所述等离子体轰击材料朝初始接触层并且在偏压的晶片上被引导。半导体包括设置在栅极电极处的间隔体，接触材料根据对初始接触层的接触材料的沉积而设置在间隔体的表面处，并且接触材料在间隔体的表面上具有足够的量以在间隔体处形成牺牲层从而避免在再溅射期间对间隔体的损坏。
[0060]通过另一方面，移动计算平台包括微处理器，所述微处理器包括:衬底；彼此由沟槽分隔开并且设置在衬底之上的至少两个半导体主体，并且半导体主体具有由沟道区分隔开的源极区和漏极区；以及再溅射形成的接触层，其在半导体主体上并且通过将初始接触层再溅射而形成，所述初始接触层被至少部分地再分布到沟槽内的半导体主体的部分。微处理器还具有设置在半导体主体的沟道区之上的栅极电介质层和设置在栅极电介质层之上的栅极电极。平台还可以具有通信地耦合到微处理器的显示屏和通信地耦合到微处理器的无线收发器。
[0061]通过其它方面，平台具有半导体主体，所述半导体主体具有顶部和延伸并且横贯到顶部的侧壁，并且其中，初始接触层至少设置在顶部上，并且利用来自顶部处的初始接触层的接触材料将再溅射形成的接触层设置在侧壁处。在其它情况下，半导体主体具有从沟槽延伸的侧壁，沟槽具有底部，并且其中，初始接触层设置在沟槽的底部处，并且其中，侧壁处的再溅射形成的接触层至少部分地由来自沟槽的底部的接触材料形成。通过另一方面，初始接触层包括被配置和布置为在对来自初始接触层的接触材料进行再溅射期间进行再分布的牺牲部分，并且牺牲部分将大约10-20nm增加到初始接触层的高度，而再溅射形成的接触层设置在侧壁处并且在侧壁处具有至少大约l_5nm厚的厚度。另外，接触材料包括钛，并且再溅射形成的接触层由等离子体轰击材料形成，所述等离子体轰击材料朝初始接触层并且在偏压晶片上被引导。平台包括设置在栅极电极处的间隔体，接触材料根据对所述初始接触层的所述接触材料的所述沉积而设置在间隔体的表面处，并且接触材料在间隔体的表面上具有足够的量以在间隔体处形成牺牲层从而避免在再溅射期间对间隔体的损坏。
[0062]在其它示例中，微处理器可以包括还具有晶体管的SRAM高速缓存存储器，所述晶体管包括以上示例性结构中的任何一个结构。
[0063]在又一个其它示例中，移动计算平台可以包括示例性结构中的任何结构。
[0064]将认识到，本发明不限于这样描述的实施方式，而是能够在不脱离所附权利要求的范围的情况下利用修改和变化来实践本发明。例如，以上实施方式可以包括特征的具体组合。然而，以上实施方式在这个方面不受限制，并且在各个实施方式中，以上实施方式可以包括仅采取这样的特征的子集、采取这样的特征的不同次序、采取这样的特征的不同组合和/或采取除明确列出的那些特征之外的附加特征。因此，应当参考所附权利要求、连同为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。
【主权项】
1.一种形成半导体器件的方法，包括: 在彼此由沟槽分隔开并且设置在衬底之上的至少两个半导体主体的源极区或漏极区或所述源极区和所述漏极区两者上沉积初始接触层的接触材料；以及 再溅射所述初始接触层的所述接触材料以将所述接触材料中的至少一些接触材料再分布到所述半导体主体的位于所述沟槽内的至少一个部分上。2.根据权利要求1所述的方法，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，沉积包括将所述初始接触层至少沉积在所述顶部上，并且再溅射将所述接触材料再分布到所述侧壁上。3.根据权利要求1所述的方法，其中，沉积包括将接触材料沉积在所述沟槽的底部处，并且其中，再溅射将所述接触材料中的至少一些接触材料从所述沟槽的所述底部再分布到所述半导体主体的所述侧壁上。4.根据权利要求1-3中的任一项所述的方法，包括: 形成所述初始接触层的牺牲部分；以及 在对所述接触材料的再溅射期间将所述牺牲部分再分布。5.根据权利要求4所述的方法，其中，所述牺牲部分将大约10-20nm增加到所述初始接触层的高度。6.根据权利要求1-5中的任一项所述的方法，其中，所述接触材料包括钛。7.根据权利要求1所述的方法，其中，所述半导体主体具有顶部和横贯到所述顶部延伸的侧壁，并且其中，所述侧壁处的在再溅射之后产生的接触层为至少大约l_5nm厚。8.根据权利要求1-7中的任一项所述的方法，其中，再溅射包括朝所述初始接触层并且在经偏置的晶片上引导等离子体轰击材料。9.根据权利要求1-8中的任一项所述的方法，包括:在设置在与所述半导体主体相交的栅极电极处的间隔体的表面上并且在沉积所述初始接触层的所述接触材料的同时，沉积所述接触材料，并且所述方法包括将足够量的所述接触材料沉积在所述间隔体的所述表面上以在所述间隔体处形成牺牲层，以避免在再溅射期间对所述间隔体的损坏。10.根据权利要求1所述的方法，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，沉积包括将所述初始接触层至少沉积在所述顶部上，并且再溅射将所述接触材料再分布到所述侧壁上， 其中，沉积包括将接触材料沉积在所述沟槽的底部处，并且其中，再溅射将所述接触材料中的至少一些接触材料从所述沟槽的所述底部再分布到所述半导体主体的所述侧壁上；所述方法包括: 形成所述初始接触层的牺牲部分；以及 在对所述接触材料的再溅射期间对所述牺牲部分进行再分布， 其中，所述牺牲部分将大约10_20nm增加到所述初始接触层的高度， 其中，所述接触材料包括钛， 其中，所述侧壁处的在再溅射之后产生的接触层为至少大约l_5nm厚， 其中，再溅射包括朝所述初始接触层并且在经偏置的晶片上引导等离子体轰击材料；并且 所述方法包括:在设置在与所述半导体主体相交的栅极电极处的间隔体的表面上并且在沉积所述初始接触层的所述接触材料同时，沉积所述接触材料，并且所述方法包括将足够量的所述接触材料沉积在所述间隔体的所述表面上以在所述间隔体处形成牺牲层，以避免在再溅射期间对所述间隔体的损坏。11.一种半导体器件，包括: 衬底； 至少两个半导体主体，所述至少两个半导体主体彼此由沟槽分隔开并且设置在所述衬底之上，所述半导体主体具有由沟道区分隔开的源极区和漏极区； 再溅射形成的接触层，所述再溅射形成的接触层在所述半导体主体上并且通过对初始接触层进行再溅射而形成，所述初始接触层被至少部分地再分布到所述半导体主体的位于所述沟槽内的部分； 栅极电介质层，所述栅极电介质层设置在所述半导体主体的所述沟道区之上；以及 栅极电极，所述栅极电极设置在所述栅极电介质层之上。12.根据权利要求11所述的半导体器件，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，所述初始接触层至少设置在所述顶部上，并且所述再溅射形成的接触层是利用来自所述顶部处的初始接触层的接触材料而设置在所述侧壁处的。13.根据权利要求11所述的半导体器件，其中，所述半导体主体具有从所述沟槽延伸的侧壁，所述沟槽具有底部，并且其中，所述初始接触层设置在所述沟槽的所述底部处，并且其中，所述侧壁处的所述再溅射形成的接触层至少部分地由来自所述沟槽的所述底部的接触材料形成。14.根据权利要求11-13中的任一项所述的半导体器件，其中，所述初始接触层包括牺牲部分，所述牺牲部分被配置并布置为在对来自所述初始接触层的所述接触材料进行再溅射期间进行再分布。15.根据权利要求14所述的半导体器件，其中，所述牺牲部分将大约10-20nm增加到所述初始接触层的高度。16.根据权利要求11-15中的任一项所述的半导体器件，其中，所述接触材料包括钛。17.根据权利要求11所述的半导体器件，其中，所述半导体主体具有顶部和横贯到顶部延伸的侧壁，并且其中，所述再溅射形成的接触层设置在所述侧壁处并且在所述侧壁处具有至少大约l-5nm厚的总厚度。18.根据权利要求11所述的半导体器件，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，所述初始接触层至少设置在所述顶部上，并且所述再溅射形成的接触层是利用来自所述顶部处的所述初始接触层的接触材料而设置在所述侧壁处的， 其中，所述半导体主体具有从所述沟槽延伸的侧壁，所述沟槽具有底部，并且其中，所述初始接触层设置在所述沟槽的所述底部处，并且其中，所述侧壁处的所述再溅射形成的接触层至少部分地由来自所述沟槽的所述底部的接触材料形成， 其中，所述初始接触层包括牺牲部分，所述牺牲部分被配置并布置为在对来自所述初始接触层的所述接触材料进行再溅射期间进行再分布， 其中，所述牺牲部分将大约10_20nm增加到所述初始接触层的高度， 其中，所述再溅射形成的接触层设置在所述侧壁处并且在所述侧壁处具有至少大约1-5nm厚的厚度， 其中，所述接触材料包括钛， 其中，所述再派射形成的接触层由等离子体轰击材料形成，所述等离子体轰击材料朝所述初始接触层并且在经偏置的晶片上被引导;并且 所述半导体器件包括设置在所述栅极电极处的间隔体，所述接触材料由于对所述初始接触层的所述接触材料的沉积而设置在所述间隔体的表面处，并且所述接触材料在所述间隔体的所述表面上具有足够的量以在所述间隔体处形成牺牲层，以避免在再溅射期间对所述间隔体的损坏。19.一种移动计算平台，包括: 微处理器，所述微处理器包括: 衬底； 至少两个半导体主体，所述至少两个半导体主体彼此由沟槽分隔开并且设置在所述衬底之上，所述半导体主体具有由沟道区分隔开的源极区和漏极区， 再溅射形成的接触层，所述再溅射形成的接触层在所述半导体主体上并且通过对初始接触层进行再溅射而形成，所述初始接触层被至少部分地再分布到所述半导体主体的位于所述沟槽内的部分； 栅极电介质层，所述栅极电介质层设置在所述半导体主体的所述沟道区之上，以及 栅极电极，所述栅极电极设置在所述栅极电介质层之上； 显示屏，所述显示屏通信地耦合到所述微处理器；以及 无线收发器，所述无线收发器通信地耦合到所述微处理器。20.根据权利要求19所述的平台，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，所述初始接触层至少设置在所述顶部上，并且所述再溅射形成的接触层是利用来自所述顶部处的所述初始接触层的接触材料而设置在所述侧壁处的。21.根据权利要求19所述的平台，其中，所述半导体主体具有从所述沟槽延伸的侧壁，所述沟槽具有底部，并且其中，所述初始接触层设置在所述沟槽的所述底部处，并且其中，所述侧壁处的所述再溅射形成的接触层至少部分地由来自所述沟槽的所述底部的接触材料形成。22.根据权利要求19-21中的任一项所述的平台，其中，所述初始接触层包括牺牲部分，所述牺牲部分被配置并布置为在对来自所述初始接触层的所述接触材料进行再溅射期间进行再分布。23.根据权利要求22所述的平台，其中，所述牺牲部分将大约10-20nm增加到所述初始接触层的高度。24.根据权利要求19所述的平台，其中，所述半导体主体具有顶部和横贯到顶部延伸的侧壁，并且其中，所述再溅射形成的接触层设置在所述侧壁处并且在所述侧壁处具有至少大约l-5nm厚的厚度。25.根据权利要求19所述的平台，其中，所述半导体主体具有顶部和从所述顶部并且横贯到所述顶部延伸的侧壁，并且其中，所述初始接触层至少设置在所述顶部上，并且所述再溅射形成的接触层是利用来自所述顶部处的所述初始接触层的接触材料而设置在所述侧壁处的， 其中，所述半导体主体具有从所述沟槽延伸的侧壁，所述沟槽具有底部，并且其中，所述初始接触层设置在所述沟槽的所述底部处，并且其中，所述侧壁处的所述再溅射形成的接触层至少部分地由来自所述沟槽的所述底部的接触材料形成， 其中，所述初始接触层包括牺牲部分，所述牺牲部分被配置并布置为在对来自所述初始接触层的所述接触材料进行再溅射期间进行再分布， 其中，所述牺牲部分将大约10-20nm增加到所述初始接触层的高度， 其中，所述再溅射形成的接触层设置在所述侧壁处并且在所述侧壁处具有至少大约1-5nm厚的厚度， 其中，所述接触材料包括钛， 其中，所述再派射形成的接触层由等离子体轰击材料形成，所述等离子体轰击材料朝所述初始接触层并且在经偏置的晶片上被引导;并且 所述平台包括设置在所述栅极电极处的间隔体，所述接触材料由于对所述初始接触层的所述接触材料的沉积而设置在所述间隔体的表面处，并且所述接触材料在所述间隔体的所述表面上具有足够的量以在所述间隔体处形成牺牲层，以避免在再溅射期间对所述间隔体的损坏。
【文档编号】H01L21/28GK105940483SQ201380081038
【公开日】2016年9月14日
【申请日】2013年12月19日
【发明人】J·S·莱布, R·T·特勒格尔, D·B·贝里斯特伦
【申请人】英特尔公司