Rfldmos的钨下沉层的电阻测试结构和方法
【专利摘要】本发明公开了一种RFLDMOS的钨下沉层的电阻测试结构，测试结构一和二，测试结构一中包括两个并排排列的钨下沉层并都通过第一层金属层连接到测试衬垫。测试结构二中包括两个并排排列的钨下沉层，但是仅有一个通过第一层金属层连接到测试衬垫，两个钨下沉层的第一层金属层之间断开从而不连接。测试结构一和二都分别包括两个并连接成开尔文测试结构。第四钨下沉层使测试结构二中的钨下沉层为密集排列，提高测试结构二的电阻测试的准确性。本发明还公开了一种RFLDMOS的钨下沉层的电阻测试方法。本发明能提供钨下沉层的电阻测试的准确性，提高WAT测试成功率。
【专利说明】
RFLDMOS的钨下沉层的电阻测试结构和方法
技术领域
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种射频横向扩散场效应晶体管(RFLDMOS)的钨下沉层的电阻测试结构;本发明还涉及一种RFLDMOS的钨下沉层的电阻测试方法。
【背景技术】
[0002]如图1所示，是现有RFLDMOS的结构示意图；用于基站等的大功率的现有RFLDMOS包括:
[0003]重掺杂的衬底如硅衬底I，在所述衬底I上形成有轻掺杂的外延层2。
[0004]在所述外延层2表面区域中形成有沟道区3和漂移区4，所述沟道区3和所述漂移区4横向接触或不接触，图1中所述沟道区3和所述漂移区4横向不接触。
[0005]在所述沟道区3的表面依次形成有栅介质层如栅氧化层和多晶硅栅8，被所述多晶硅栅8表面覆盖的所述沟道区3的表面用于形成沟道。
[0006]源区5形成于所述沟道区3的表面且和所述多晶硅栅8的第一侧面自对准，漏区6形成于所述漂移区4中且和所述多晶硅栅8的第二侧面相隔有间距。
[0007]在所述沟道区3表面中形成有沟道引出区7。
[0008]在所述多晶硅栅8的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层9;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层9还延伸到所述多晶硅栅8外侧的表面。
[0009]在所述源区5、所述漏区6和所述多晶硅栅8的表面都形成有金属硅化物10。
[0010]所述源区5通过接触孔12连接到由正面金属层102形成的源极，所述漏区6通过接触孔12连接到由正面金属层102形成的漏极;所述多晶硅栅8通过接触孔12连接到由正面金属层102形成的栅极。接触孔12穿过层间膜U。图1中的正面金属层102为第一层金属层，一般一个完整的器件需要多层正面金属层才能引出对应的电极，各层正面金属层之间通过层间膜11隔离并通过接触孔12相连接。
[0011]所述RFLDMOS的钨下沉层(Wsink)1l穿过穿过沟道引出区7、沟道区3和轻掺杂的外延层2并和重掺杂的衬底I连接;所述RFLDMOS的钨下沉层101的顶部连接到所述源极。
[0012]以N型RFLDMOS为例，衬底I为P型重掺杂，外延层2为N型轻掺杂，源区5和漏区6都为N型重掺杂，沟道区3为P型轻掺杂，漂移区4为N型轻掺杂，沟道引出区7为P型重掺杂。
[0013]由图1可以看出，漏端有一个较长的漂移区4以得到所需的击穿电压，法拉第屏蔽环由在漏端加叠加的法拉第屏蔽介质层和法拉第屏蔽金属层9组成。沟道区3由自对准多晶硅栅8的源端边缘的P型离子注入并通过长时间高温推进形成。钨下沉层101通过超深沟槽刻蚀并填入无空隙的钨金属形成，连到P型重掺杂的衬底I上，确保器件的源区5和沟道区3有很好的背面金属引出，相对于传统结构中的扩散工艺实现的源区5和沟道区3的连接，钨下沉层101能大大降低器件的电阻和内部热阻。
[0014]如图2所示，是现有RFLDMOS的钨下沉层的版图；RFLDMOS的钨下沉层101会成阵列排列结构，由图1可以看出，钨下沉层101都为条形结构，每一行中钨下沉层101都长度边平行、宽度边对齐。每一列中的钨下沉层101的长度边对齐。由于每一条钨下沉层101都有邻近的钨下沉层101，不存在孤立的钨下沉层101，故现有RFLDMOS的钨下沉层101都是密集结构。
[0015]现有技术中需要对钨下沉层101的电阻进行测试，测试不能通过对现有RFLDMOS的钨下沉层101进行直接测试得到，而是需要设计测试结构，并对测试结构进行测试得到。现有RFLDMOS的Ws ink电阻测试结构中包括两个结构，分别为测试结构一和测试结构二。
[0016]如图3所示，是现有RFLDMOS的钨下沉层的电阻测试结构中的测试结构一的版图；测试结构一包括了两个钨下沉层，为了以示区别分别用1la和1lb标记。钨下沉层1la和1lb并排排列，钨下沉层1la和1lb的顶部都连接到第一层金属层102，通过第一层金属层102最后连接到测试衬垫(Pad)103上，测试时电极加在测试衬垫103上。图3所示的版图中也显示了外延层2和沟道引出区7。
[0017]如图4所示，是现有RFLDMOS的钨下沉层的电阻测试结构中的测试结构二的版图；测试结构一仅包括一个钨下沉层，为了以示区别分别用1le标记该钨下沉层。钨下沉层1le为孤立结构。妈下沉层10 Ie的顶部都连接到第一层金属层102，通过第一层金属层102最后连接到测试衬垫103上，测试时电极加在测试衬垫103上。图4所示的版图中也显示了外延层2和沟道引出区7。
[0018]由图3和图4所示可知，两个测试结构一组成开尔文(Kelvin)测试结构，两个测试结构二也组成开尔文测试结构。可以通过开尔文测试方法分别得到测试结构一组成的开尔文测试结构的电阻为Rs_Wsink+Rs_parasitic，测试结构二组成的开尔文测试结构的电阻为21^_￥8；[111<:+1^_口&以8；[1:;[(3;其中1^_￥8；[111<:表不图3中两个妈下沉层101&和10113的并联电阻的两倍也即一个钨下沉层的电阻，2Rs_Wsink表示图4中钨下沉层1la的电阻的两倍，设计时钨下沉层1la和1lb和1le的尺寸都一样，故两个钨下沉层1la和1lb的并联电阻为妈下沉层1la的电阻的一半。Rs_parasitic表示衬底的寄生电阻，图3所示的测试结构一组成的开尔文测试结构中，衬底的寄生电阻包括位于两个钨下沉层1lb之间的宽度范围内的衬底的寄生电阻和钨下沉层1la和1lb之间间隔两倍的宽度范围的衬底的寄生电阻的和。在图4中，RS_paraSitiC表示位于两个钨下沉层1le之间的宽度范围内的衬底的寄生电阻，设计时通过对和寄生电阻相对于的宽度进行匹配能使图3和图4中的Rs_parasitic相等，这样进行将测试结构二组成的开尔文测试结构的电阻减去测试结构一组成的开尔文测试结构的电阻就能得到现有RFLDMOS的钨下沉层的电阻即Rs_Ws ink。
[0019]晶片允收测试(WaferAccept Test，WAT)发现，采用现有图3和图4所示的测试结构进行钨下沉层的电阻测试时，测试结构二的电阻往往会出现较大偏离如个别会达到100欧以上，最后使得WAT测试失败。
【发明内容】
[0020]本发明所要解决的技术问题是提供一种RFLDMOS的钨下沉层的电阻测试结构，能提供钨下沉层的电阻测试的准确性，提高WAT测试成功率。为此，本发明还提供一种RFLDMOS的钨下沉层的电阻测试方法。
[0021]为解决上述技术问题，本发明提供的RFLDMOS的钨下沉层的电阻测试结构包括:
[0022]测试结构一，该测试结构一包括第一钨下沉层和第二钨下沉层，所述第一钨下沉层和所述第二钨下沉层的尺寸相同且都呈条形，所述第一钨下沉层和所述第二钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层和所述第二钨下沉层的顶部都和第一层金属层相接触，所述第一钨下沉层和所述第二钨下沉层的顶部的第一层金属层连接在一起并连接到第一测试衬垫。
[0023]测试结构二，该测试结构二包括第三钨下沉层和第四钨下沉层，所述第三钨下沉层和所述第四钨下沉层的尺寸都和所述第一钨下沉层的尺寸相同；所述第三钨下沉层和所述第四钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层和所述第四钨下沉层的顶部都和第一层金属层相接触，所述第三钨下沉层的顶部的第一层金属层连接到第二测试衬垫;所述第四钨下沉层的顶部和第一层金属层接触，所述第四钨下沉层的顶部的第一层金属层和所述第三钨下沉层的顶部的第一层金属层之间断开从而不连接。
[0024]两个所述测试结构一在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层间隔有第一宽度的所述衬底且两个所述第二钨下沉层的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层和所述第二下沉层之间间隔有第二宽度的所述衬底。
[0025]两个所述测试结构二在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层间隔小于所述第三钨下沉层的间隔，两个所述测试结构二的所述第三钨下沉层之间间隔有第三宽度的所述衬底且两个所述第三钨下沉层的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度。
[0026]所述第一开尔文测试结构的电阻为所述第一钨下沉层和所述第二钨下沉层的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底的寄生电阻和。
[0027]所述第二开尔文测试结构的电阻为所述第三钨下沉层的电阻的两倍加上所述第三宽度的衬底的寄生电阻，RFLDMOS的钨下沉层的电阻为所述第二开尔文测试结构的电阻和所述第一开尔文测试结构的电阻差。
[0028]所述第四钨下沉层使所述测试结构二中的钨下沉层为密集排列，提高所述第一开尔文测试结构的准确性。
[0029]进一步的改进是，所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接，所述第一钨下沉层、所述第二钨下沉层、所述第三钨下沉层和所述第四钨下沉层所穿过的掺杂区域和所述RFLDMOS的钨下沉层所穿过的掺杂区域相同。
[0030]进一步的改进是，所述RFLDMOS的钨下沉层为密集排列。
[0031]进一步的改进是，RFLDMOS包括:
[0032]在所述衬底上形成有轻掺杂的外延层。
[0033]在所述外延层表面区域中形成有沟道区和漂移区，所述沟道区和所述漂移区横向接触或不接触。
[0034]在所述沟道区的表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅表面覆盖的所述沟道区的表面用于形成沟道。
[0035]源区形成于所述沟道区的表面且和所述多晶硅栅的第一侧面自对准，漏区形成于所述漂移区中且和所述多晶硅栅的第二侧面相隔有间距。
[0036]在所述沟道区表面中形成有沟道引出区。
[0037]在所述多晶硅栅的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层还延伸到所述多晶硅栅外侧的表面。
[0038]所述源区通过接触孔连接到由正面金属层形成的源极，所述漏区通过接触孔连接到由正面金属层形成的漏极;所述多晶硅栅通过接触孔连接到由正面金属层形成的栅极。
[0039]所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接;所述RFLDMOS的钨下沉层的顶部连接到所述源极。
[0040]为解决上述技术问题，本发明提供的RFLDMOS的钨下沉层的电阻测试方法包括如下步骤:
[0041 ] 步骤一、设计测试结构一和测试结构二。
[0042]测试结构一，该测试结构一包括第一钨下沉层和第二钨下沉层，所述第一钨下沉层和所述第二钨下沉层的尺寸相同且都呈条形，所述第一钨下沉层和所述第二钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层和所述第二钨下沉层的顶部都和第一层金属层相接触，所述第一钨下沉层和所述第二钨下沉层的顶部的第一层金属层连接在一起并连接到第一测试衬垫。
[0043]测试结构二，该测试结构二包括第三钨下沉层和第四钨下沉层，所述第三钨下沉层和所述第四钨下沉层的尺寸都和所述第一钨下沉层的尺寸相同；所述第三钨下沉层和所述第四钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层和所述第四钨下沉层的顶部都和第一层金属层相接触，所述第三钨下沉层的顶部的第一层金属层连接到第二测试衬垫;所述第四钨下沉层的顶部和第一层金属层接触，所述第四钨下沉层的顶部的第一层金属层和所述第三钨下沉层的顶部的第一层金属层之间断开从而不连接。
[0044]两个所述测试结构一在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层间隔有第一宽度的所述衬底且两个所述第二钨下沉层的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层和所述第二下沉层之间间隔有第二宽度的所述衬底。
[0045]两个所述测试结构二在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层间隔小于所述第三钨下沉层的间隔，两个所述测试结构二的所述第三钨下沉层之间间隔有第三宽度的所述衬底且两个所述第三钨下沉层的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度。
[0046]步骤二、采用开尔文电阻测试方法对所述第一开尔文测试结构的电阻进行测试，所述第一开尔文测试结构的电阻为所述第一钨下沉层和所述第二钨下沉层的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底的寄生电阻和。
[0047]步骤三、采用开尔文电阻测试方法对所述第二开尔文测试结构的电阻进行测试，所述第二开尔文测试结构的电阻为所述第三钨下沉层的电阻的两倍加上所述第三宽度的衬底的寄生电阻;所述第四钨下沉层使所述测试结构二中的钨下沉层为密集排列，提高所述第一开尔文测试结构的准确性。
[0048]步骤四、将所述第二开尔文测试结构的电阻减去所述第一开尔文测试结构的电阻得到RFLDMOS的钨下沉层的电阻。
[0049]进一步的改进是，所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接，所述第一钨下沉层、所述第二钨下沉层、所述第三钨下沉层和所述第四钨下沉层所穿过的掺杂区域和所述RFLDMOS的钨下沉层所穿过的掺杂区域相同。
[0050]进一步的改进是，所述RFLDMOS的钨下沉层为密集排列。
[0051 ] 进一步的改进是，RFLDMOS包括:
[0052]在所述衬底上形成有轻掺杂的外延层。
[0053]在所述外延层表面区域中形成有沟道区和漂移区，所述沟道区和所述漂移区横向接触或不接触。
[0054]在所述沟道区的表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅表面覆盖的所述沟道区的表面用于形成沟道。
[0055]源区形成于所述沟道区的表面且和所述多晶硅栅的第一侧面自对准，漏区形成于所述漂移区中且和所述多晶硅栅的第二侧面相隔有间距。
[0056]在所述沟道区表面中形成有沟道引出区。
[0057]在所述多晶硅栅的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层还延伸到所述多晶硅栅外侧的表面。
[0058]所述源区通过接触孔连接到由正面金属层形成的源极，所述漏区通过接触孔连接到由正面金属层形成的漏极;所述多晶硅栅通过接触孔连接到由正面金属层形成的栅极。
[0059]所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接;所述RFLDMOS的钨下沉层的顶部连接到所述源极。
[0060]相对于现有技术，本发明对测试结构二进行了改进，测试结构二在原有的钨下沉层的基础上增加了一个钨下沉层，分别为第三钨下沉层和第四钨下沉层，第四钨下层层的顶部虽然也和第一层金属层连接，但是第四钨下沉层的顶部的第一层金属层和第三钨下沉层的顶部的第一层金属层之间断开从而不连接，这样，在对测试结构二进行电阻测试时仅能测试到第三钨下沉层的电阻，第四钨下沉层的电阻不会包括到整个测试结构二的电阻中来，第四钨下沉层不会对测试结构二的电阻测试带来不利影响，测试结构二的电阻测试依然是对单钨下沉层进行测试。
[0061 ]相反，本发明通过设置第四钨下沉层，使得第三钨下沉层不再孤立，而是由第三和四钨下沉层一起组成密集排列，这和测试结构一中的密集排列以及RFLDMOS器件区域中的钨下沉层的密集排列类似，从而能消除现有测试结构二中采用孤立的钨下沉层时会使测试结构二的电阻的测试结构出现较大偏差的情形，从而能提高测试结构二的电阻测试的准确性，最后能提高WAT测试成功率。
【附图说明】
[0062]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0063]图1是现有RFLDMOS的结构示意图；
[0064]图2是现有RFLDMOS的钨下沉层的版图；
[0065]图3是现有RFLDMOS的钨下沉层的电阻测试结构中的测试结构一的版图；
[0066]图4是现有RFLDMOS的钨下沉层的电阻测试结构中的测试结构二的版图；
[0067]图5是本发明实施例RFLDMOS的钨下沉层的电阻测试结构中的测试结构二的版图。
【具体实施方式】
[0068]本发明实施例RFLDMOS的钨下沉层的电阻测试结构依然是用于图1所示的RFLDMOS的钨下沉层的电阻进行测试。如图1所示，RFLDMOS包括:
[0069]重掺杂的衬底如硅衬底I，在所述衬底I上形成有轻掺杂的外延层2。
[0070]在所述外延层2表面区域中形成有沟道区3和漂移区4，所述沟道区3和所述漂移区4横向接触或不接触，图1中所述沟道区3和所述漂移区4横向不接触。
[0071]在所述沟道区3的表面依次形成有栅介质层如栅氧化层和多晶硅栅8，被所述多晶硅栅8表面覆盖的所述沟道区3的表面用于形成沟道。
[0072]源区5形成于所述沟道区3的表面且和所述多晶硅栅8的第一侧面自对准，漏区6形成于所述漂移区4中且和所述多晶硅栅8的第二侧面相隔有间距。
[0073]在所述沟道区3表面中形成有沟道引出区7。
[0074]在所述多晶硅栅8的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层9;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层9还延伸到所述多晶硅栅8外侧的表面。
[0075]在所述源区5、所述漏区6和所述多晶硅栅8的表面都形成有金属硅化物10。
[0076]所述源区5通过接触孔12连接到由正面金属层102形成的源极，所述漏区6通过接触孔12连接到由正面金属层102形成的漏极;所述多晶硅栅8通过接触孔12连接到由正面金属层102形成的栅极。接触孔12穿过层间膜U。图1中的正面金属层102为第一层金属层，一般一个完整的器件需要多层正面金属层才能引出对应的电极，各层正面金属层之间通过层间膜11隔离并通过接触孔12相连接。
[0077]所述RFLDMOS的钨下沉层(Wsink)1l穿过穿过沟道引出区7、沟道区3和轻掺杂的外延层2并和重掺杂的衬底I连接;所述RFLDMOS的钨下沉层101的顶部连接到所述源极。
[0078]以N型RFLDMOS为例，衬底I为P型重掺杂，外延层2为N型轻掺杂，源区5和漏区6都为N型重掺杂，沟道区3为P型轻掺杂，漂移区4为N型轻掺杂，沟道引出区7为P型重掺杂。
[0079]由图1可以看出，漏端有一个较长的漂移区4以得到所需的击穿电压，法拉第屏蔽环由在漏端加叠加的法拉第屏蔽介质层和法拉第屏蔽金属层9组成。沟道区3由自对准多晶硅栅8的源端边缘的P型离子注入并通过长时间高温推进形成。钨下沉层101通过超深沟槽刻蚀并填入无空隙的钨金属形成，连到P型重掺杂的衬底I上，确保器件的源区5和沟道区3有很好的背面金属引出，相对于传统结构中的扩散工艺实现的源区5和沟道区3的连接，钨下沉层101能大大降低器件的电阻和内部热阻。
[0080]如图2所示，是RFLDMOS的钨下沉层的版图；RFLDMOS的钨下沉层101会成阵列排列结构，由图1可以看出，钨下沉层101都为条形结构，每一行中钨下沉层101都长度边平行、宽度边对齐。每一列中的钨下沉层101的长度边对齐。由于每一条钨下沉层101都有邻近的钨下沉层101，不存在孤立的钨下沉层101，故现有RFLDMOS的钨下沉层101都是密集结构。
[0081]本发明实施例RFLDMOS的钨下沉层的电阻测试结构包括:测试结构一和测试结构
--O
[0082]本发明实施例的测试结构一和现有技术的相同，如图3所示，测试结构一，该测试结构一包括第一钨下沉层1la和第二钨下沉层101b，所述第一钨下沉层1la和所述第二钨下沉层1lb的尺寸相同且都呈条形，所述第一钨下沉层1la和所述第二钨下沉层1lb呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层1la和所述第二钨下沉层1lb的顶部都和第一层金属层102相接触，所述第一钨下沉层1la和所述第二钨下沉层1lb的顶部的第一层金属层102连接在一起并连接到第一测试衬垫103。
[0083]如图5所示，测试结构二，该测试结构二包括第三钨下沉层1lc和第四钨下沉层101d，所述第三钨下沉层1lc和所述第四钨下沉层1ld的尺寸都和所述第一钨下沉层1la的尺寸相同；所述第三钨下沉层1lc和所述第四钨下沉层1ld呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层1lc和所述第四钨下沉层1ld的顶部都和第一层金属层102相接触，所述第三钨下沉层1lc的顶部的第一层金属层102连接到第二测试衬垫103;所述第四钨下沉层1ld的顶部和第一层金属层102接触，所述第四钨下沉层1ld的顶部的第一层金属层102和所述第三钨下沉层1lc的顶部的第一层金属层102之间断开从而不连接。注:图3和图5中将测试结构一和二中的第一层金属层102都标记为102，第一测试衬垫和第二测试衬垫都标记为103。
[0084]两个所述测试结构一在重掺杂的衬底I上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层1lb间隔有第一宽度的所述衬底I且两个所述第二钨下沉层1lb的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层1la和所述第二下沉层之间间隔有第二宽度的所述衬底I;
[0085]两个所述测试结构二在重掺杂的衬底I上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层1ld间隔小于所述第三钨下沉层1lc的间隔，两个所述测试结构二的所述第三钨下沉层1lc之间间隔有第三宽度的所述衬底I且两个所述第三钨下沉层1lc的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度。
[0086]所述第一开尔文测试结构的电阻为所述第一钨下沉层1la和所述第二钨下沉层1lb的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底I的寄生电阻和即Rs_Wsink+Rs_parasitic，公式和现有技术中的是一样的，该处的Rs_parasitic为第二宽度的2倍加上第一宽度的所述衬底I的寄生电阻。
[0087]所述第二开尔文测试结构的电阻为所述第三钨下沉层1lc的电阻的两倍加上所述第三宽度的衬底I的寄生电阻即2Rs_Wsink+Rs_parasitic，公式和现有技术中的是一样；该处的Rs_parasitic为第三宽度的所述衬底I的寄生电阻，和第二宽度的2倍加上第一宽度的所述衬底I的寄生电阻相同。
[0088]RFLDMOS的钨下沉层的电阻为所述第二开尔文测试结构的电阻和所述第一开尔文测试结构的电阻差即Rs_Ws ink。
[0089]本发明实施例中所述第四钨下沉层1ld不会对所述测试结构二的电阻产生不利影响，如公式依然为2Rs_Wsink+Rs_parasitic，测试时仅算了所述第三妈下沉层1lc的电阻，也即在测试中，所述第四钨下沉层1ld相当于一个假钨下沉层(dummy Wsink)。而，所述第四钨下沉层1ld增加后会使所述测试结构二中的钨下沉层为密集排列，提高所述测试结构二的电阻测试的准确性。
[0090]所述RFLDMOS的钨下沉层穿过穿过沟道引出区7、沟道区3和轻掺杂的外延层2并和重掺杂的衬底I连接，所述第一钨下沉层101a、所述第二钨下沉层101b、所述第三钨下沉层1lc和所述第四钨下沉层1ld所穿过的掺杂区域和所述RFLDMOS的钨下沉层所穿过的掺杂区域相同。
[0091]本发明实施例RFLDMOS的钨下沉层的电阻测试方法包括如下步骤:
[0092]步骤一、设计测试结构一和测试结构二。
[0093]测试结构一，该测试结构一包括第一钨下沉层1la和第二钨下沉层101b，所述第一钨下沉层1la和所述第二钨下沉层1lb的尺寸相同且都呈条形，所述第一钨下沉层1la和所述第二钨下沉层1lb呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层1la和所述第二钨下沉层1lb的顶部都和第一层金属层102相接触，所述第一钨下沉层1la和所述第二钨下沉层1lb的顶部的第一层金属层102连接在一起并连接到第一测试衬垫 103。
[0094]测试结构二，该测试结构二包括第三钨下沉层1lc和第四钨下沉层101d，所述第三钨下沉层1lC和所述第四钨下沉层1ld的尺寸都和所述第一钨下沉层1la的尺寸相同；所述第三钨下沉层1lc和所述第四钨下沉层1ld呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层1lc和所述第四钨下沉层1ld的顶部都和第一层金属层102相接触，所述第三钨下沉层1lc的顶部的第一层金属层102连接到第二测试衬垫103;所述第四钨下沉层1ld的顶部和第一层金属层102接触，所述第四钨下沉层1ld的顶部的第一层金属层102和所述第三钨下沉层1lc的顶部的第一层金属层102之间断开从而不连接。
[0095]两个所述测试结构一在重掺杂的衬底I上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层1lb间隔有第一宽度的所述衬底I且两个所述第二钨下沉层1lb的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层1la和所述第二下沉层之间间隔有第二宽度的所述衬底I。
[0096]两个所述测试结构二在重掺杂的衬底I上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层1ld间隔小于所述第三钨下沉层1lc的间隔，两个所述测试结构二的所述第三钨下沉层1lc之间间隔有第三宽度的所述衬底I且两个所述第三钨下沉层1lc的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度。
[0097]步骤二、采用开尔文电阻测试方法对所述第一开尔文测试结构的电阻进行测试，所述第一开尔文测试结构的电阻为所述第一钨下沉层1la和所述第二钨下沉层1lb的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底I的寄生电阻和。
[0098]步骤三、采用开尔文电阻测试方法对所述第二开尔文测试结构的电阻进行测试，所述第二开尔文测试结构的电阻为所述第三钨下沉层1lc的电阻的两倍加上所述第三宽度的衬底I的寄生电阻;所述第四钨下沉层1ld使所述测试结构二中的钨下沉层为密集排列，提高所述第一开尔文测试结构的准确性。
[0099]步骤四、将所述第二开尔文测试结构的电阻减去所述第一开尔文测试结构的电阻得到RFLDMOS的钨下沉层的电阻。
[0100]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种RFLDMOS的钨下沉层的电阻测试结构，其特征在于，包括: 测试结构一，该测试结构一包括第一钨下沉层和第二钨下沉层，所述第一钨下沉层和所述第二钨下沉层的尺寸相同且都呈条形，所述第一钨下沉层和所述第二钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层和所述第二钨下沉层的顶部都和第一层金属层相接触，所述第一钨下沉层和所述第二钨下沉层的顶部的第一层金属层连接在一起并连接到第一测试衬垫； 测试结构二，该测试结构二包括第三钨下沉层和第四钨下沉层，所述第三钨下沉层和所述第四钨下沉层的尺寸都和所述第一钨下沉层的尺寸相同；所述第三钨下沉层和所述第四钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层和所述第四钨下沉层的顶部都和第一层金属层相接触，所述第三钨下沉层的顶部的第一层金属层连接到第二测试衬垫;所述第四钨下沉层的顶部和第一层金属层接触，所述第四钨下沉层的顶部的第一层金属层和所述第三钨下沉层的顶部的第一层金属层之间断开从而不连接； 两个所述测试结构一在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层间隔有第一宽度的所述衬底且两个所述第二钨下沉层的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层和所述第二下沉层之间间隔有第二宽度的所述衬底； 两个所述测试结构二在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层间隔小于所述第三钨下沉层的间隔，两个所述测试结构二的所述第三钨下沉层之间间隔有第三宽度的所述衬底且两个所述第三钨下沉层的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度； 所述第一开尔文测试结构的电阻为所述第一钨下沉层和所述第二钨下沉层的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底的寄生电阻和； 所述第二开尔文测试结构的电阻为所述第三钨下沉层的电阻的两倍加上所述第三宽度的衬底的寄生电阻，RFLDMOS的钨下沉层的电阻为所述第二开尔文测试结构的电阻和所述第一开尔文测试结构的电阻差； 所述第四钨下沉层使所述测试结构二中的钨下沉层为密集排列，提高所述第一开尔文测试结构的准确性。2.如权利要求1所述的RFLDMOS的钨下沉层的电阻测试结构，其特征在于:所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接，所述第一钨下沉层、所述第二钨下沉层、所述第三钨下沉层和所述第四钨下沉层所穿过的掺杂区域和所述RFLDMOS的钨下沉层所穿过的掺杂区域相同。3.如权利要求1所述的RFLDMOS的钨下沉层的电阻测试结构，其特征在于:所述RFLDMOS的钨下沉层为密集排列。4.如权利要求1所述的RFLDMOS的钨下沉层的电阻测试结构，其特征在于，RFLDMOS包括: 在所述衬底上形成有轻掺杂的外延层； 在所述外延层表面区域中形成有沟道区和漂移区，所述沟道区和所述漂移区横向接触或不接触； 在所述沟道区的表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅表面覆盖的所述沟道区的表面用于形成沟道； 源区形成于所述沟道区的表面且和所述多晶硅栅的第一侧面自对准，漏区形成于所述漂移区中且和所述多晶硅栅的第二侧面相隔有间距； 在所述沟道区表面中形成有沟道引出区； 在所述多晶硅栅的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层还延伸到所述多晶硅栅外侧的表面； 所述源区通过接触孔连接到由正面金属层形成的源极，所述漏区通过接触孔连接到由正面金属层形成的漏极;所述多晶硅栅通过接触孔连接到由正面金属层形成的栅极； 所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接;所述RFLDMOS的钨下沉层的顶部连接到所述源极。5.—种RFLDMOS的钨下沉层的电阻测试方法，其特征在于，包括如下步骤: 步骤一、设计测试结构一和测试结构二； 测试结构一，该测试结构一包括第一钨下沉层和第二钨下沉层，所述第一钨下沉层和所述第二钨下沉层的尺寸相同且都呈条形，所述第一钨下沉层和所述第二钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第一钨下沉层和所述第二钨下沉层的顶部都和第一层金属层相接触，所述第一钨下沉层和所述第二钨下沉层的顶部的第一层金属层连接在一起并连接到第一测试衬垫； 测试结构二，该测试结构二包括第三钨下沉层和第四钨下沉层，所述第三钨下沉层和所述第四钨下沉层的尺寸都和所述第一钨下沉层的尺寸相同；所述第三钨下沉层和所述第四钨下沉层呈长度边平行、宽度边对齐的并排排列结构;所述第三钨下沉层和所述第四钨下沉层的顶部都和第一层金属层相接触，所述第三钨下沉层的顶部的第一层金属层连接到第二测试衬垫;所述第四钨下沉层的顶部和第一层金属层接触，所述第四钨下沉层的顶部的第一层金属层和所述第三钨下沉层的顶部的第一层金属层之间断开从而不连接； 两个所述测试结构一在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构一的所述第二钨下沉层间隔有第一宽度的所述衬底且两个所述第二钨下沉层的长度边平行且宽度边对齐，同一个所述测试结构一中的所述第一钨下沉层和所述第二下沉层之间间隔有第二宽度的所述衬底； 两个所述测试结构二在重掺杂的衬底上组成第一开尔文测试结构，两个所述测试结构二的所述第四钨下沉层间隔小于所述第三钨下沉层的间隔，两个所述测试结构二的所述第三钨下沉层之间间隔有第三宽度的所述衬底且两个所述第三钨下沉层的长度边平行且宽度边对齐，所述第三宽度等于所述第二宽度的2倍加上所述第一宽度； 步骤二、采用开尔文电阻测试方法对所述第一开尔文测试结构的电阻进行测试，所述第一开尔文测试结构的电阻为所述第一钨下沉层和所述第二钨下沉层的并联电阻的2倍加上所述第一宽度和所述第二宽度的衬底的寄生电阻和； 步骤三、采用开尔文电阻测试方法对所述第二开尔文测试结构的电阻进行测试，所述第二开尔文测试结构的电阻为所述第三钨下沉层的电阻的两倍加上所述第三宽度的衬底的寄生电阻;所述第四钨下沉层使所述测试结构二中的钨下沉层为密集排列，提高所述第一开尔文测试结构的准确性； 步骤四、将所述第二开尔文测试结构的电阻减去所述第一开尔文测试结构的电阻得到RFLDMOS的钨下沉层的电阻。6.如权利要求5所述的RFLDMOS的钨下沉层的电阻测试方法，其特征在于:所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接，所述第一钨下沉层、所述第二钨下沉层、所述第三钨下沉层和所述第四钨下沉层所穿过的掺杂区域和所述RFLDMOS的钨下沉层所穿过的掺杂区域相同。7.如权利要求5所述的RFLDMOS的钨下沉层的电阻测试方法，其特征在于:所述RFLDMOS的钨下沉层为密集排列。8.如权利要求5所述的RFLDMOS的钨下沉层的电阻测试方法，其特征在于，RFLDMOS包括: 在所述衬底上形成有轻掺杂的外延层； 在所述外延层表面区域中形成有沟道区和漂移区，所述沟道区和所述漂移区横向接触或不接触； 在所述沟道区的表面依次形成有栅介质层和多晶硅栅，被所述多晶硅栅表面覆盖的所述沟道区的表面用于形成沟道； 源区形成于所述沟道区的表面且和所述多晶硅栅的第一侧面自对准，漏区形成于所述漂移区中且和所述多晶硅栅的第二侧面相隔有间距； 在所述沟道区表面中形成有沟道引出区； 在所述多晶硅栅的侧面和顶部表面形成有依次叠加的法拉第屏蔽介质层和法拉第屏蔽金属层;所述法拉第屏蔽介质层和所述法拉第屏蔽金属层还延伸到所述多晶硅栅外侧的表面； 所述源区通过接触孔连接到由正面金属层形成的源极，所述漏区通过接触孔连接到由正面金属层形成的漏极;所述多晶硅栅通过接触孔连接到由正面金属层形成的栅极； 所述RFLDMOS的钨下沉层穿过穿过沟道引出区、沟道区和轻掺杂的外延层并和重掺杂的衬底连接;所述RFLDMOS的钨下沉层的顶部连接到所述源极。
【文档编号】H01L29/78GK106098674SQ201610671709
【公开日】2016年11月9日
【申请日】2016年8月16日 公开号201610671709.3, CN 106098674 A, CN 106098674A, CN 201610671709, CN-A-106098674, CN106098674 A, CN106098674A, CN201610671709, CN201610671709.3
【发明人】蔡莹, 周正良
【申请人】上海华虹宏力半导体制造有限公司