芯片封装结构及其制程的制作方法

专利名称：芯片封装结构及其制程的制作方法
技术领域：
本发明涉及一种芯片封装结构，特别是涉及一种具有电磁干扰(EMI)屏 蔽功能的芯片封装结构及其制程(CHIP PACKAGE AND FABRICATING PROCESS THEREOF)。
背景技术：
在集成电路的制造中，封装结构的最终尺寸是较为重要的问题。随着集 成电路的整合水准以及功能增强，与外部电路进行连接所需要的导电引线 的数目亦不断增加。此外，随着芯片的运作速度变高，无法再忽视在运作期 间芯片所产生的热量以及外部电^兹场所引起的电,兹干扰(e 1 ec t romagne t i c interference, EMI)。典型的高密度面积阵列封装(high-density area array package)为球脚格状阵列(bal 1 grid array, BGA)型封装结构。然
(EMI)问题仍然无法i决，而在高密度面积阵列封i结S的设计中需要慎重 考虑该等问题。
由此可见，上述现有的芯片封装结构在产品结构、制造方法与使用上 显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的 问题，相关厂商莫不费尽心思来谋求解决的道，但长久以来一直未见适用 的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决 上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的 芯片封装结构及其制程，实属当前重要研发课题的一，亦成为当前业界极需 改进的目标。
有鉴于上述现有的芯片封装结构存在的缺陷，本发明人基于从事此类 产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极 加以研究创新，以期创设一种新的芯片封装结构及其制程，能够改进一般 现有的芯片封装结构及其制程，使其更具有实用性。经过不断的研究、设 计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容
本发明的主要目的在于，克服现有的芯片封装结构存在的缺陷，而提 供一种新型的芯片封装结构，所要而的技术问题是使其将导电膜配置于封 装胶体的上方，以在芯片封装结构中形成共用平面，从而为芯片封装结构
解决电磁千扰(EMI)问题，使产品可达成优良的电气效能以及较高的可靠 度,非常适于实用。
本发明的另一目的在于，克服现有的芯片封装制程存在的缺陷，而提 供一种新的芯片封装制程，所要解决的技术问题是使其芯片封装结构内配 置导电膜于封装胶体的上方，进而可以解决电磁干扰(EMI)问题，从而更加 适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种芯片封装结构，其包括 一承载器，具有一承载面与相 对的一背面，且该承载器具有多个共用接点位于该承载面外围； 一芯片，配 置于该承载面上，并电性连接至该承载器；多个第一导电元件，分别配置于 该些共用接点上； 一封装胶体，配置于该承载面上，并至少包覆该芯片；以 及一导电膜，配置于该封装胶体之上，并经由该些第一导电元件电性连接 至该些共用接点。
本发明的目的及解决其技术问题还可釆用以下技术措施进一步实现。 前述的芯片封装结构，其中所述的第 一导电元件包括多个第 一焊球。 前述的芯片封装结构，其中所述的第一导电元件围绕该封装胶体配置。 前述的芯片封装结构，其更包括一导电接合层，其配置于该导电膜与该
些第一导电元件之间。
前述的芯片封装结构，其中所述的封装胶体覆盖该承载面，并包覆该芯
片与该些第一导电元件，且该封装胶体暴露出该些第一导电元件的顶部。 前述的芯片封装结构，其中所述的导电膜直接贴合于该封装胶体的顶
面，以连接该些第一导电元件。
前述的芯片封装结构，其中其更包括多个第二导电元件，其分别配置于
该导电膜与所对应的该些第 一导电元件之间。
前述的芯片封装结构，其中所述的第二导电元件包括多个第二焊球。
前述的芯片封装结构，其中所述的导电膜为一金属膜。
前述的芯片封装结构制程，其中所述的芯片以倒装芯片方式经由多个
导电凸块电性连接至该承载器或者是以打线方式经由多条导线电性连接至
该承载器。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种芯片封装结构制程，其包括提供一承载器，其中该承载器 具有一承载面与相对的一背面，且该承载器具有多个共用接点位于该承载 面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载器；形成 一封装胶体于该承载面上，且该封装胶体至少包覆该芯片；形成多个第一导 电元件于所对应的该些接点上；以及提供一导电膜于该封装胶体之上，并使 该导电膜经由该些第一导电元件电性连接至该些共用接点。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依
据本发明提出的一种芯片封装结构制程，其包括提供一承载器，其中该 承载器具有一承载面与相对的一背面，且该承载器具有多个共用接点位于 该承载面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载 器；形成多个第 一导电元件于所对应的该些接点上；形成一封装胶体，使其 覆盖该承载面并包覆该芯片与该些第 一导电元件，且该封装胶体暴露出该 些第一导电元件的顶部；提供一导电膜，并在该导电膜的一表面上形成多 个第二导电元件；以及将该导电膜配置于该封装胶体之上，并使该些第二 导电元件对应连接该些第一导电元件，其中该导电膜经由该些第一导电元 件与该些第二导电元件电性连接至该些共用接点。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依 据本发明提出的一种芯片封装结构制程，其包括提供一承载器，其中该 承载器具有一承载面与相对的一背面，且该承载器具有多个共用接点位于 该承载面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载
器；形成多个第一导电元件于所对应的该些接点上；形成一封装胶体，使其
覆盖该承载面并包覆该芯片与该些第 一导电元件，且该封装胶体暴露出该
些第一导电元件的顶部；以及形成一导电膜于该封装胶体的顶面，以使该 导电膜经由该些第 一导电元件电性连接至该些共用接点。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本发明的主要技术内容如下
本发明提供一种芯片封装结构，该芯片封装结构包括承载器、芯片、多 个第一导电元件、封装胶体以及导电膜。该承载器具有承载表面以及与承 载表面相对的背面。此外，该承载器具有位于承载表面的外围的多个共用 接点。芯片配置于承载表面上且电性连接至承载器。另外，第一导电元件分 别配置于共用接点上。封装胶体配置于承载表面上且包覆芯片。此外，导电 膜配置于封装胶体上，以经由第 一导电元件而与共用接点电性连接。
本发明还提供一种芯片封装方法，该方法包括以下步骤提供具有承 载表面以及与承载表面相对的背面的承载器，该承载器更具有位于承载表 面的外围的多个共用接点；将芯片配置于承载表面上并将芯片电性连接至 承载器；在承载表面上形成封装胶体，其中封装胶体包覆芯片；在对应共 用接点上形成多个第一导电元件；以及在封装胶体上提供导电膜，并经由 第 一导电元件而将导电膜电性连接至共用接点。
借由上述技术方案，本发明芯片封装结构及其制程至少具有下列优点 及有益效果本发明将导电膜配置于封装胶体的上方，以在芯片封装结构 中形成共用平面，从而为芯片封装结构解决电磁干扰(EMI)问题。因此，利 用此芯片封装结构以及芯片封装方法的产品可以达成优良的电气效能以及
具有较高可靠度。本发明能够消除电磁干扰(EMI)问题，并提供优良的电气 效能及较高的可靠度。
综上所述，本发明的芯片封装结构，将导电膜配置于封装胶体上方，而 在芯片封装结构中形成共用平面，从而为芯片封装结构解决了电磁干扰 (EMI)问题，使产品可达成优良的电气效能以及较高的可靠度。本发明的芯 片封装制程，使芯片封装结构内配置导电膜于封装胶体的上方，进而可以 解决电磁干扰(EMI)问题，并可提供优良的电气效能。本发明具有上述诸多 优点及实用价值，其不论在产品结构、方法或功能上皆有较大的改进,在技 术上有显著的进步，并产生了好用及实用的效果，且较现有的芯片封装结 构及其制程具有增进的突出多项功效，从而更加适于实用，并具有产业的 广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细"i兌明如下。


图1A是说明本发明 一实施例的芯片封装结构的示意图。
图1B及图1C是绘示与图1A的情况相比而言利用不同类型的线路基板
作为承载器的其他芯片封装结构的示意图。
图2A至图2E是绘示本发明一实施例的图1A至图1C中芯片封装结构
的芯片封装制程示意图。
图3A是说明本发明另 一实施例的芯片封装结构的示意图。
图3B及图3C是分别绘示与图3A的情况相比而言利用不同类型的线路
基板作为承载器的其他芯片封装结构的示意图。
图4A至图4F是绘示本发明一实施例的图3A至图3C中芯片封装结构
的芯片封装制程示意图。图5A是说明本发明又一实施例的芯片封装结构的示意图。
图5B以及图5C是分别绘示与图5A情况相比而言利用不同类型的线路
基板作为承载器的其他芯片封装结构的示意图。
图6A至图6E是绘示本发明一实施例的图5A至图5C中芯片封装结构
的芯片封装制程示意图。
具体实施例方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功 效，以下结合附图及较佳实施例，对依据本发明提出的芯片封装结构及其制
程其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。
请参阅图1A所示，是本发明一实施例的芯片封装结构的示意图。本发 明一实施例的芯片封装结构100,包括承载器110、芯片120、第一导电元 件132、封装胶体140以及导电膜150。
该承载器110，具有承载表面110a以及与承载表面110a相对的背面 110b，其中，多个共用接点112以及接合垫114配置于承载表面110a的外 围。值得注意的是，此实施例是以利用线路基板作为承载器110的BGA型 芯片封装结构100为例进行说明，然而其并非用以限制本发明的承载器的 类型。诸如针脚格状阵列(pin grid array, PGA)型、四边扁平封装(quad flat package, QFP)型等其他已知的适当芯片封装结构类型亦可应用于本 发明中。
该芯片120，配置于承载器110的承载表面110a上，且藉由进行例如打 线接合制程(wire bonding process)而与承载器110电性连接，其中芯片120 经由多个导线160而连接至承载器110的接合垫114。值得注意的是，本发 明并不限制接合的芯片120与承载器110的方式。举例而言，在本发明的 另一实施例中可进行倒装芯片接合制程，以经由多个导电凸块(图中未绘 示)连接芯片120与承载器110。
该第一导电元件132，分别配置于共用接点112上。举例而言，第一导 电元件132可为焊球或诸如焊料凸块的其他适当的导电物件。在此实施例 中，亦可存在配置于承载器110的承载表面110a上的一些周边元件102，其 中该周边元件102可以为经由承载器110而与芯片120电性连接的被动元 件，诸如电容器、电阻器或电感器等。
该封装胶体140，配置于承载器110的承载表面110a上，以包覆芯片 120、接合垫114、导线160以及周边元件102。除此之外，封装胶体140 暴露共用接点112及其上的第一导电元件132。换言之，第一导电元件132 围绕封装胶体140而配置。
该导电膜150，配置于封装胶体140及第一导电元件132上方，以经由 第一导电元件132而与共用接点112电性连接。在藉由共用接点112而将 共用电压施加于导电膜150上的情况下，导电膜150可充当芯片封装结构 100中的共用平面(如接地平面)，以提供电磁干扰(EMI)屏蔽效果。具体言 之，该实施例的导电膜150是由一金属片所制成。此外，导电膜150的外围 表面涂覆有诸如焊料层的导电接合层152。导电膜150经由导电接合层152 而与第一导电元件132连接。
本发明的芯片封装结构100，更包括以阵列方式配置于承载器110的背 面110b上的多个焊球172以及174。该焊球172，分布于背面110b的外围 且与共用接点112连接。因此，导电膜150可经由焊球172而与可提供共
用电压的外部电路电性连接。除此之外，该焊球174，分布于背面110b的中 心区域，且经由承载器110而与接合垫114电性连接。芯片120以及周边 元件102可经由焊球174而与可提供驱动信号的另一外部电路连接。
值得注意的是，在本发明中可以藉由重新配置导线以及承载器的内连 线，而使芯片以及周边元件进一步与共用接点电性连接，以与导电膜使用相 同的共用电压。
因此，请参阅图1B以及图1C所示，是绘示与图1A的情况相比而言利 用不同类型的线路基板作为承载器的其他芯片封装结构的示意图，是绘示 根据本发明的其他实施例的芯片封装结构，其分别利用不同类型的线路基 板作为承载器。因为在上述实施例中已经描述了图1B以及图1C的芯片封 装结构中的大多数元件，所以在此不再赘述。
请参阅图1B所示，除共用接点112之外，承载器IIO更具有位于承载 表面110a上的至少一个延伸接点，其中延伸接点经由承载器110中的内连 线190而与共用接点112电性连接。另外，芯片120以及接合垫114可经 由一部分导线160而与延伸接点电性连接。因此，芯片120以及周边元件 102可自共用接点112获得共用电压，以作为例如接地电压。
请参阅图1C所示，是绘示具有焊球的不同配置的另一芯片封装结构 100，其中用于提供共用电压的焊球172配置于背面110b的中心区域，且经 由承载器110中的内连线190而与共用接点112电性连接。另外，用于提 供驱动信号的焊球174分布于背面110b的外围，且经由承载器110而与接 合垫114电性连接。
为了提供本发明的较为详细且清晰的揭露内容，下文将说明上述芯片 封装结构100的芯片封装制程。因为在上述实施例中已提及芯片封装结构 IOO的大多数元件，所以在下文中不再重复赘述。
请参阅图2A至图2E所示，是绘示本发明一实施例的图1A至图1C中 芯片封装结构的芯片封装制程示意图。本发明一实施例的芯片封装制程，包 括以下步骤。
首先，如图2A所示，提供具有承载表面110a以及背面110b的承载器 110。随后，如图2B所示，将芯片120以及周边元件102配置于承载器110 的承载表面110a上。芯片可经由打线接合、倒装芯片接合或其他适当接合 方式而接合至承载器110。另外，周边元件102可以藉由表面黏着技术 (surface mount technology, SMT)而接合于岸义载器110上。
接下来，如图2C所示，在承载器的承载表面110a上形成封装胶体140 以包覆芯片120、接合垫114、导线160以及周边元件102。此后，如图2D 所示，在对应共用接点112上形成第一导电元件132,其中第一导电元件 132围绕封装胶体140。在此实施例中，第一导电元件132例如是分别在每
一共用接点112上所形成的焊球。
随后，如图2E所示，提供导电膜150于封装胶体140上，且该导电膜 150经由第一导电元件132而与共用接点112电性连接。在将导电膜150提 供于封装胶体140上之前，可先在导电膜150与第一导电元件132之间形 成导电接合层152，以经由导电接合层152而将导电膜150连接至第一导电 元件132。之后，可在承载器110的背面110b上选择性地形成焊球172以 及174,其中焊球172以及174经由承载器110而分别与芯片120、周边元 件102及/或第一导电元件132电性连接。
值得注意的是，如图2A至图2E所示的上述制程是着眼于单一芯片封 装结构上。然而，实际上的制程是应用于阵列型的承载器上，且同时形成 多个芯片封装结构。因此，在上文所提及的步骤之后，可进一步的对阵列 排列的芯片封装结构进行单体化制程，以得到单一的芯片封装结构。
除了上述实施例之外，下文将说明其他类型的芯片封装结构及其对应 的制程。
请参阅图3A所示，是说明本发明的另一实施例的芯片封装结构的示意 图。本发明另一实施例的芯片封装结构300，包括承载器310、芯片320、第 一导电元件332、第二导电元件334、封装胶体340以及导电膜350。
该承载器310,具有承载表面310a以及与承载表面310a相对的背面 310b。多个共用接点312及接合垫314配置于承载表面310a的外围。值得 注意的是，此实施例是绘示利用线路基板作为承载器310的BGA型芯片封 装结构300，然而，本发明并不限制承载器的类型，诸如PGA型、QFP型等 其他已知的适当芯片封装结构类型亦可应用于本发明中。
该芯片320,配置于承载器310的承载表面310a上，且藉由进行例如 打线接合制程而与承载器310电性连接，其中芯片320经由多个导线360 而连接至承载器310的接合垫314。值得注意的是，本发明并不限制接合芯 片320与承载器310的方式。举例而言，在本发明的另一实施例中可进行倒 装芯片接合制程，以经由多个导电凸块(图中未绘示)连接芯片320与承载 器310。
该第一导电元件332，分别配置于共用接点312上。举例而言，第一导 电元件332可以为焊球或诸如焊料凸块的其他适当导电物件。在此实施例 中，亦可存在配置于承载器310的承载表面310a上的一些周边元件302，其 中周边元件302可为经由承载器310而与芯片320电性连接的被动元件，诸 如电容器、电阻器或电感器。
该封装胶体340，配置于承载器310的整个承载表面310a上以包覆芯 片320、第一导电元件332、共用接点312、接合垫314、导线360以及周 边元件302。特定言之，该封装胶体340是暴露每一第一导电元件332的顶 部。另外，导电膜350配置于封装胶体340以及第一导电元件332上方。第 二导电元件334分别配置于导电膜350与对应第一导电元件332之间，以将 导电膜350与共用接点312电性连接。在该实施例中，第二导电元件334 可为焊球或诸如焊料凸块或银胶(silver paste)的其他适当导电元件。
在藉由共用接点312而将共用电压施加于导电膜350上的情况下，导电 膜350可充当芯片封装结构300中的共用平面(如接地平面)，以提供电磁 干扰(EMI)屏蔽效果。具体而言，该实施例的导电膜350可以由金属片所制 成。随后，第二导电元件334配置于导电膜350的外围表面。因此，导电 膜350可经由第二导电元件334而与第一导电元件332电性连接。
本发明的芯片封装结构300，更包括以阵列方式配置于承载器310的背 面310b上的多个焊球372以及374。该焊球372是分布于背面310b的外 围，且与共用接点312连接。因此，导电膜350可经由焊球372而与可提供 共用电压的外部电路电性连接。除此之外，该焊球374是分布于背面310b 的中心区域，且经由承载器310而与接合垫314电性连接。芯片320以及 周边元件302可经由焊球374而与可提供驱动信号的另一外部电路电性连 接。
类似于图1B以及图1C的上述说明，可藉由重新配置导线360以及承 载器310的内连线，而^f吏上述实施例的芯片320以及周边元件302进一步 与共用接点312电性连接，以与导电膜350使用相同的共用电压。请参阅 图3B以及图3C所示，是分别绘示与图3A的情况相比而言利用不同类型的 线路基板作为承载器的其他芯片封装结构的示意图，分别是根据本发明的 其他实施例的芯片封装结构，其利用不同类型的线路基板作为承载器。因 为在上述实施例中已描述了图3B以及图3C的芯片封装结构中的大多数元 件，所以在此不再重复赘述。
请参阅图3B所示，除了共用接点312之外，承载器300更具有位于承 载表面310a上的至少一个延伸接点，其中延伸接点经由承载器310中的内 连线390而与共用接点312电性连接。另外，芯片320以及接合垫314可 经由一部分导线360而与延伸接点电性连接。因此，芯片320以及周边元 件302可自共用接点312获得共用电压，以作为例如接地电压。
请参阅图3C所示，是绘示具有焊球的不同配置的另一芯片封装结构 300，其中用于提供共用电压的焊球372配置于背面310b的中心区域，且经 由承载器310中的内连线390而与共用接点312电性连接。另夕卜，用于提供 驱动信号的焊球374分布于背面310b的外围，且经由承载器310而与接合 垫314电性连4妄。
为了提供本发明的较为详细且清晰的揭露内容，下文将说明上述芯片 封装结构300的芯片封装制程。因为在上述实施例中已提及芯片封装结构
300的大多数元件，所以在下文中不再重复赘述。
请参阅图4A至图4F所示，是绘示本发明一实施例的图3A至图3C中 芯片封装结构的芯片封装制程示意图。根据本发明的一实施例的芯片封装 制程，包括以下步骤。
首先，如图4A所示，提供具有承载表面310a以及背面310b的承载器 310。随后，如图4B所示，将芯片320以及周边元件302配置于承载器310 的承载表面310a上。芯片藉由打线接合、倒装芯片接合或其他适当接合方 式而接合至承载器310。另外，周边元件302可藉由SMT而黏着于承载器 310上。
接下来，如图4C所示，在对应共用接点312上形成设有第一导电元件 332。在此实施例中，第一导电元件332例如是分别在每一共用接点312上 所形成的焊球。随后，如图4D所示，在承载器的整个承载表面310a上形 成设有封装胶体340以包覆芯片320、周边元件302、共用接点312、接合 垫314、导线360以及第一导电元件332。值得注意的是，封装胶体340应 暴露每一第一导电元件332的顶部。
之后，如图4E所示，提供导电膜350并在导电膜350的表面上形成第 二导电元件334。在此实施例中，第二导电元件334例如是在导电膜350上 所形成的多个焊^^。
随后，如图4F所示，将导电膜350配置于封装胶体340上，并将导电 膜350上的第二导电元件334连接至对应第一导电元件332，其中导电膜 350经由第一导电元件332以及第二导电元件334而电性连接至共用接点 312。此后，可以在承载器310的背面310b上选择性地形成焊球372以及 374，其中该焊球372以及"4经由承载器310而分别与芯片320、周边元件 302及/或第一导电元件332电性连接。
值得注意的是，图4A至图4F所示的上述制程是着眼于单一芯片封装 结构上。实际上，上述制程是应用于阵列型承载器上，且同时形成多个芯 片封装结构。因此，可以在上文所提及的步骤之后，可进一步对阵列排列 的芯片封装结构进^f亍单体化制程，以得到单一芯片封装结构。
请参阅图5A所示，是说明本发明的又一实施例的芯片封装结构的示意 图。根据本发明的又一实施例的芯片封装结构500,包括承载器510、芯片 520、第一导电元件532、封装胶体540以及导电膜550。
该承载器510，具有承载表面510a以及与承载表面510a相对的背面 510b。多个共用接点512以及接合垫514配置于承载表面510a的外围。值 得注意的是，此实施例绘示是利用线路基板作为承载器510的BGA型芯片 封装结构500，然而，并不限制承载器的类型，诸如PGA型、QFP型等其他 已知的适当芯片封装结构类型亦可应用于本发明中。
该芯片520，配置于承载器51Q的承载表面510a上，且藉由进行例如 打线接合制程而与承载器510电性连接，其中该芯片520经由多个导线560 而连接至承载器510的接合垫514。值得注意的是，本发明并不限制接合芯 片520与承载器510的方式。举例而言，在本发明的另一实施例中可实行 倒装芯片接合制程，以经由多个导电凸块(图中未绘示)连接芯片520与承 载器510。
该第一导电元件532,分别配置于共用接点512上。举例而言，第一导电 元件532可为焊球或诸如焊料凸块的其他适当导电物件。在此实施例中，亦 可存在配置于承载器510的承载表面510a上的一些周边元件502，其中周 边元件502可为经由承载器510而与芯片520电性连接的被动元件，诸如 电容器、电阻器或电感器。
该封装胶体540，配置于承载器510的整个承载表面510a上，以包覆 芯片520、第一导电元件532、共用接点512、接合垫514、导线560以及 周边元件502。特定言之，该封装胶体540是暴露每一第一导电元件532的 顶部。另外，导电膜550直接附着于封装胶体540的顶面上以与第一导电 元件532连接。
在藉由共用接点512而将共用电压施加于导电膜550上的情况下，导电 膜550可充当芯片封装结构500中的共用平面(如接地平面)，以提供电磁 干扰(EMI)屏蔽效果。具体言之，该实施例的导电膜550例如是将导电材料 喷涂于封装胶体540的顶面上所形成。因此，导电膜550可经由第一导电 元件532而与共用接点512电性连接。
本发明的芯片封装结构500，更包括以阵列方式配置于承载器510的背 面510b上的多个焊球572以及574。该焊球572分布于背面510b的外围且 与共用接点512连接。因此，导电膜550可经由焊球572而与可提供共用 电压的外部电路电性连接。除此之外，该焊球574分布于背面510b的中心 区域，且经由承载器510而与接合垫514电性连接。芯片520以及周边元 件502可经由焊球574而与可提供驱动信号的另一外部电路连接。
类似于图1B、图1C以及图3B、图3C的上述说明，可藉由重新配置导 线560以及承载器510的内连线，而使上述实施例的芯片520以及周边元 件502进一步与共用接点512电性连接，以与导电膜550共用共用电压。请 参阅图5B以及图5C所示，是分别绘示与图5A情况相比而言利用不同类型 的线路基板作为承载器的其他芯片封装结构的示意图，利用与图5A相比的 不同类型的线路基板作为承载器的其他芯片封装结构，因为在上述实施例 中已描述了图5B以及图5C的芯片封装结构中的大多数元件，所以在此不 再重复赘述。
请参阅图5B所示，除共用接点512之外，承载器510更具有位于承载表面510a上的至少一个延伸接点，其中延伸接点经由承载器510中的一内连 线而与共用接点512电性连接。另外，芯片520以及接合塾514可经由导 线560的一部分而与延伸接点电性连接。因此，芯片520以及周边元件502 可自共用接点512获得共用电压，以作为例如接地电压。
请参阅图5C所示，是绘示具有焊球的不同配置的另一芯片封装结构 500，其中用于提供共用电压的焊球572是配置于背面510b的中心区域，且 经由承载器510中的内连线而与共用接点512电性连接。另外，用于提供 驱动信号的焊球574是分布于背面510b的外围，且经由承载器510而与接 合垫514电性连接。
为了提供本发明的较为详细且清晰的揭露内容，下文将说明上述芯片 封装结构500的芯片封装制程。因为在上述实施例中已提及芯片封装结构 500的大多数元件，所以在下文中不再重复赘述。
请参阅图6A至图6E所示，是绘示本发明一实施例的图5A至图5C中 芯片封装结构的芯片封装制程示意图。本发明一实施例的芯片封装制程，包 括以下步骤。
首先，如图6A所示，提供具有承载表面510a以及背面510b的承载器 510。随后，如图6B所示，将芯片520以及周边元件502配置于承载器510 的承载表面510a上。芯片藉由打线接合、倒装芯片接合或其他适当接合方 式而接合至承载器510。另外，周边元件502可藉由SMT而黏着于承载器 510上。
接下来，如图6C所示，在对应共用接点512上形成第一导电元件532 (请 参阅图6D)。在该实施例中，第一导电元件532例如是在每一共用接点512 上所形成的焊球。随后，如图6D所示，在承载器的整个承载表面510a上 形成封装胶体540，以包覆芯片520、周边元件502、共用接点512、接合 垫514、导线560以及第一导电元件532。值得注意的是，封装胶体540应 暴露每一第一导电元件532的顶部。
之后，如图6E所示，藉由将导电材料喷涂于封装胶体540的顶面上而 形成导电膜550。因此，导电膜550可经由第一导电元件532而电性连接至 共用接点512。此后，可在承载器510的背面510b上选择性地形成焊球572 以及574，其中焊球572以及574经由承载器510而分别与芯片520、周边 元件502及/或第一导电元件532电性连接。
值得注意的是，图6A至图6E所示的上述制程是着眼于单一芯片封装 结构上。实际上，上述制程则是应用于阵列型承载器上，且同时形成多个 芯片封装结构。因此，可在上文所提及的步骤之后，可以进一步的对阵列 排列的芯片封装结构进行单体化制程，以得到单一芯片封装结构。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上
的限制，虽然本发明已经以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实 施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以 上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方 案的范围内。
权利要求
1、一种芯片封装结构，其特征在于其包括一承载器，具有一承载面与相对的一背面，且该承载器具有多个共用接点位于该承载面外围；一芯片，配置于该承载面上，并电性连接至该承载器；多个第一导电元件，分别配置于该些共用接点上；一封装胶体，配置于该承载面上，并至少包覆该芯片；以及一导电膜，配置于该封装胶体之上，并经由该些第一导电元件电性连接至该些共用接点。
2、 如权利要求1所述的芯片封装结构，其特征在于其中所述的第一导 电元件包括多个第一焊球。
3、 如权利要求1所述的芯片封装结构，其特征在于其中所述的第一导 电元件围绕该封装胶体配置。
4、 如权利要求1所述的芯片封装结构，其特征在于其更包括一导电接 合层，其配置于该导电膜与该些第一导电元件之间。
5、 如权利要求l所述的芯片封装结构，其特征在于其中所述的封装胶 体覆盖该承载面，并包覆该芯片与该些第一导电元件，且该封装胶体暴露 出该些第一导电元件的顶部。
6、 如权利要求5所述的芯片封装结构，其特征在于其中所述的导电膜 直接贴合于该封装胶体的顶面，以连接该些第 一导电元件。
7、 如权利要求5所述的芯片封装结构，其特征在于其中更包括多个第 二导电元件，其分别配置于该导电膜与所对应的该些第一导电元件之间。
8、 如权利要求7所述的芯片封装结构，其特征在于其中所述的第二导 电元件包括多个第二焊球。
9、 如权利要求1所述的芯片封装结构，其特征在于其中所述的导电膜 为一金属膜。
10、 如权利要求1所述的芯片封装结构，其特征在于其中所述的芯片 以倒装芯片方式经由多个导电凸块电性连接至该承载器或者是以打线方式 经由多条导线电性连接至该承载器。
11、 一种芯片封装结构制程，其特征在于其包括以下步骤 提供一承载器，其中该承载器具有一承载面与相对的 一背面，且该承载器具有多个共用接点位于该承载面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载器； 形成一封装胶体于该承载面上，且该封装胶体至少包覆该芯片； 形成多个第一导电元件于所对应的该些接点上；以及提供一 导电膜于该封装胶体之上，并使该导电膜经由该些第一导电元 件电性连接至该些共用接点。
12、 一种芯片封装结构制程，其特征在于其包括提供一承载器，其中该承载器具有一承载面与相对的 一背面，且该承载 器具有多个共用接点位于该承载面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载器；形成多个第一导电元件于所对应的该些接点上；形成一封装胶体，使其覆盖该承载面并包覆该芯片与该些第一导电元 件，且该封装胶体暴露出该些第一导电元件的顶部；提供一导电膜，并在该导电膜的一表面上形成多个第二导电元件；以及将该导电膜配置于该封装胶体之上，并使该些第二导电元件对应连接 该些第一导电元件，其中该导电膜经由该些第一导电元件与该些第二导电 元件电性连接至该些共用接点。
13、 一种芯片封装结构制程，其特征在于其包括以下步骤 提供一承载器，其中该承载器具有一承载面与相对的 一背面，且该承载器具有多个共用接点位于该承载面外围；配置一芯片于该承载面上，并使该芯片电性连接至该承载器；形成多个第一导电元件于所对应的该些接点上；形成一封装胶体，使其覆盖该承载面并包覆该芯片与该些第 一导电元 件，且该封装胶体暴露出该些第一导电元件的顶部；以及形成一导电膜于该封装胶体的顶面，以使该导电膜经由该些第 一导电 元件电性连接至该些共用接点。
全文摘要
本发明是有关于一种芯片封装结构及其制程。该芯片封装结构，包括承载器、芯片、多个第一导电元件、封装胶体以及导电膜。承载器具有承载表面以及与承载表面相对的背面。此外，承载器具有位于承载表面的外围的多个共用接点。芯片配置于承载表面上且电性连接至承载器。另外，第一导电元件分别配置于共用接点上。封装胶体配置于承载表面上且包覆芯片。此外，导电膜配置于封装胶体以及第一导电元件上方，以经由第一导电元件而与共用接点电性连接。本发明更提供一种用于制造此芯片封装结构的方法，该芯片封装结构能够预防电磁干扰问题，并可提供优良的电气效能。
文档编号H01L25/00GK101188226SQ20071016533
公开日2008年5月28日 申请日期2007年10月26日 优先权日2006年11月30日
发明者安载善, 崔守珉, 李暎奎, 车尚珍, 金炯鲁 申请人:日月光半导体制造股份有限公司