专利名称：击穿电压的测试结构、应用该测试结构的分析方法和晶圆的制作方法
技术领域：
本发明涉及半导体工艺的可靠性测试，特别是涉及一种击穿电压的测试 结构、应用该测试结构的分析方法和晶圆。
背景技术：
随着电路集成度的增加，单一金属层已无法完成集成电路(IC, Integrated Circuit)的连线，而需要4吏用多层金属互连线结构(Multi-layered structure )， 并且，在金属层之间需要以绝缘性能良好的介质材料加以隔离，以防止短路。
图l为一种多层铜金属互连线结构的剖面图，下层铜金属线IO、 ll之间由 第一介质层12进行隔离；铜金属线IO、 11上的蚀刻阻挡层14和第二介质层16 统称为层间介质层(ILD， inter-and intra-layer dielectric ),第一介质层12和 第二介质层16都为低介电常数(Low-k)材料，蚀刻阻挡层14为掺氮的碳化硅 (NDC, nitrogen-doped carbide)或氮化硅(SiN )材料；上层铜金属线15沉 积在第二介质层16、蚀刻阻挡层14的通孔中，与下层铜金属线ll实现互连。
多层金属互连线结构的可靠性对于整个IC制造工艺良率、产品性能和可 靠性而言是至关重要，因此，层间介质击穿和与时间相关的介质击穿(TDDB， Time Dependent Dielectric Breakdown )特性的可靠性测试也就成为可靠性测试 中极为重要的测试项目。在上述的可靠性测试中，施加的电压应力会使铜金 属线10、 ll之间发生漏电而引起铜离子扩散，进而产生介质击穿，使铜金属 线10、 ll导通而严重影响电路性能。使介质产生击穿的电压为介质的击穿电 压(breakdown voltage )，上述可靠性测试就是测试介质的击穿电压是否符合 产品性能的要求。
通常，采用如图2所示的金属互连线的梳状测试电路和斜坡电压(V-ramp )法可以测试金属互连线结构中层间介质的击穿电压，图2所示的梳状测试电路 中，任意两条相邻金属线之间的距离(以下简称为金属线间距)是相等的，
并且金属线间距S是根据设计规则(design rule)而设定，即符合设计规则所 头见定的互连线间的关4走尺寸(CD, Critical Dimension)。
申请号为200310121636.3中国发明专利申请公开了 一种金属互连线可靠 性(如TDDB特性)的测试方法，其是在晶圓(Wafer)的切割道(scribe line )， 即芯片(Die )的分割区域的金属互连线的梳状测试电路的两端施加测试电压， 并同时测量线路间的漏电流，当测试电压逐步增加直至漏电流卩走然上升时， 说明TDDB特性的可靠性存在问题。上述方法中，使漏电流陡然上升的测试电 压为梳状测试电路的击穿电压，也就是互连线结构中层间介质的击穿电压。
在实际测试中，经常会发现晶圆的层间介质的击穿电压有分布不均匀 (Non-Uniformity)的情况，所述击穿电压分布不均匀是指，对于一个晶圓上 的不同芯片，会测得不同的互连线结构中层间介质的击穿电压，这样就需要 分析导致击穿电压分布不均匀的原因，以改善IC制造工艺。在IC制造工艺中，
中的金属氧化、清洗介质层表面后的残留物的污染等会引起层间介质层的界 面性质(interface quality,即介质层和蚀刻阻挡层之间的界面性质)变差，另 外，光刻、蚀刻等工艺过程中的控制缺陷会导致CD的偏差，界面性质和CD 都会影响层间介质的击穿电压，也就是说，导致击穿电压分布不均匀主要是 因为层间介质层的界面性质的差异，或者主要是因为CD分布不均匀而引起的。 然而，目前还没有一种方法能够分析出是上述哪种原因引起的层间介质的击 穿电压分布不均匀。
发明内容
本发明解决的问题是，提供一种击穿电压的测试结构、应用该测试结构 的分析方法和晶圓，以找出导致晶圓的层间介质的击穿电压分布不均匀的原
5因。
为解决上述问题，本发明提供一种击穿电压的测试结构，包括至少两 个金属互连线的梳状测试电路，其中，每个梳状测试电路中的金属线间距相 等，各个梳状测试电路的金属线间距互不相等，所述金属线间距为梳状测试 电路中任意两条相邻金属线间的距离。
可选的，所述金属互连线的梳状测试电路的金属线间距按照梳状测试电 路的排列顺序线性递增。
可选的，所述测试结构形成于芯片的分割区域。
为解决上述问题，本发明还提供一种应用上述测试结构的分析方法，包
括
测量形成于晶圓上的各个芯片的测试结构的每个梳状测试电路的击穿电
压；
根据测量所得的每个梳状测试电路的击穿电压以及对应的梳状测试电路 的金属线间距，获取各个芯片的梳状测试电路的击穿电压随金属线间距变化
的趋势；
从各个芯片的梳状测试电路的击穿电压随金属线间距变化的趋势，分析 导致晶圓的击穿电压分布不均匀的原因。
可选的，所述分析导致晶圆的击穿电压分布不均勻的原因包括若不同 芯片的梳状测试电路的击穿电压随金属线间距的加宽而增加的速度不同，说
不同芯片的梳状测试电路的击穿电压随金属线间距的加宽而增加的速度相 同，说明击穿电压分布不均匀主要是因为关键尺寸分布不均勻而引起的。
可选的，所述测量芯片上每个梳状测试电路的击穿电压包括在梳状测试 电路的两端施加测试电压，并同时测量线路间的漏电流，逐步增加测试电压 直至漏电流上升至预定的阈值电流。可选的，所述获取芯片的梳状测试电路的击穿电压随金属线间距变化的 趋势是用坐标系的直线表示击穿电压随金属线间距变化的线性关系。
为解决上述问题，本发明还提供一种晶圓，包括形成于晶圓的各个芯
片上的上述击穿电压的测试结构。
可选的，所述测试结构形成于晶圓的各个芯片的主线路区域或分割区域。 相较于现有技术，上述技术方案的击穿电压的测试结构增加了具有不同 金属线间距的梳状测试电路，通过测量每个梳状测试电路的击穿电压，可以 得到梳状测试电路的击穿电压随金属线间距变化的趋势，比较各个芯片的梳 状测试电路的击穿电压随金属线间距变化的趋势，就可以分析出导致晶圆的 层间介质的击穿电压分布不均匀的原因。所述测试结构具有简单且易于实现 的优点，并且，应用所述测试结构可以快速地分析出导致击穿电压分布不均 匀的原因。
图l是一种多层铜金属互连线结构的剖面示意图； 图2是金属互连线的梳状测试电路的示意图4是本发明实施例的击穿电压的测试结构的示意图； 图5是一个晶圓的芯片分布的示意图6是本发明实施例的芯片的梳状测试电路的击穿电压随金属线间距变 化的趋势的曲线图。
具体实施例方式
本发明实施例提供的击穿电压的测试结构，包括至少两个金属互连线的 梳状测试电路，其中，每个梳状测试电路中的金属线间距相等，各个梳状测 试电路的金属线间距互不相等，所述金属线间距为梳状测试电路中任意两条
7相邻金属线间的距离。本发明实施例通过增加具有不同金属线间距的梳状测 试电路，并测量每个梳状测试电路的击穿电压，从击穿电压随金属线间距变
例对本发明的具体实施方式
做详细的说明。
图3是本发明实施例的应用击穿电压的测试结构的分析方法的流程图。
步骤S31，提供击穿电压的测试结构，所述测试结构形成于晶圆的各个芯 片上。如图4所示，本实施例的测试结构4包括四个金属互连线的梳状测试 电路，即第 一梳状测试电路41 、第二梳状测试电路42 、第三梳状测试电路43 和第四梳状测试电路44。其中，每个梳状测试电路中的金属线间距相等，即 第一梳状测试电路41中任意两条相邻金属线间的距离都等于第一金属线间距 Sl，第二梳状测试电路42中任意两条相邻金属线间的距离都等于第二金属线 间距S2,第三梳状测试电路43中任意两条相邻金属线间的距离都等于第三金 属线间距S3，第四梳状测试电路44中任意两条相邻金属线间的距离都等于第 四金属线间距S4;而各个梳状测试电路的金属线间距互不相等，即第一金属 线间距S1 、第二金属线间距S2 、第三金属线间距S3和第四金属线间距S4都 不相等，即S1#S2#S3#S4。
上述四个梳状测试电路排成一行，第一金属线间距S1、第二金属线间距 S2、第三金属线间距S3和第四金属线间距S4是根据设计规则所规定的互连 线间的CD而设定，即在所规定的互连线间的CD的最小值和最大值的范围内。 各个金属线间距可以按照排列顺序逐渐加宽，例如，可以设定第一金属线间 距Sl为CD的最小值CDmin，第二金属线间距S2、第三金属线间距S3、第四 金属线间距S4线性递增，并且，第四金属线间距S4不超过CD的最大值CDmax ， 即CDmin《Sl<S2<S3<S4《CDmax。另外，各个金属线间距也可以按照排列顺 序逐渐变窄，或者不按照排列顺序而任意设置。
本实施例中，测试结构4可以形成于晶圆的切割道，即晶圓上的芯片中预留给切割器分割芯片所需的空白区域(分割区域)，用于模拟该芯片的实际 工艺生产状况。如图5所示的晶圆上的芯片分布，在各个芯片的主线路区域，
例如图5所示的芯片51、 52、 53的区域511、 521、 531分别形成有集成电路； 在晶圓的切割道，例如图5所示的芯片51、 52、 53的分割区域512、 522、 532 分别形成有图4所示的测试结构4。
上述四个梳状测试电路的排列方式可以不限于图4所示的排成一行，也 可以排成一列或任意排列；梳状测试电路的数量也可以更多， 一般，各个梳 状测试电路的金属线数量是相等的，梳状测试电路的数量和金属线数量主要 可以根据金属线间距和切割道的面积来确定。
步骤S32，测量各个芯片的测试结构的每个梳状测试电路的击穿电压。分 别在桥L状测试电3各的两端施加测试电压，并同时测量线;洛间的漏电流，逐步 增加测试电压，当漏电流陡然上升至一预定的阈值电流时，记录此时施加的 测试电压，即为该梳状测试电路的击穿电压。
步骤S33，根据测量所得的每个梳状测试电路的击穿电压以及对应的梳状 测试电路的金属线间距，获取各个芯片的梳状测试电路的击穿电压随金属线 间距变化的趋势，即梳状测试电路的击穿电压随金属线间距的加宽是怎样变 化的。实际上，梳状测试电路的击穿电压随金属线间距的加宽而线性增加， 这个结论可以从下面的推导中得出
一般来说，上述梳状测试电路的线路间的漏电流可以用肖特基发射(SE, Schottky Emission)公式，即式(1)表示，
I = bT2 ex/7(aE1/2/T - qOB/kT) ( 1 )
其中，I为漏电流，T为温度，E二V/S为电场强度，V为施加的电压，S为金 属线间距，①b为导通势垒(barrier height for conduction,界面性质好，①b高， 界面性质差，①b低)，q为基本电荷(等于1.6E-19C), k为波尔兹曼常数(等 于1.38E-23J/K)， a、 b为常数。设Icrit为对应于击穿电压的阈值电流，根据式(1 )可以得到击穿电压Vbd
由式(2)表示，
Vbd = S (T /"(WbT2) /a + qOB/ka)2 ( 2 )
将式(2)简化成式(3), Vbd = S(A + BOB)2 (3) 其中，A= T/"(Icrit/bT2)/a, B=q/ka。
从式(3)可以看到，击穿电压Vbd为金属线间距S的一次函数，为导通 势垒。B的二次函数。因此，在同一芯片上，界面性质相同，梳状测试电路的 击穿电压随金属线间距的加宽而线性增加。
步骤S34，从各个芯片的梳状测试电路的击穿电压随金属线间距变化的趋 势，分析导致晶圓的击穿电压分布不均匀的原因。
当不同芯片的相应的梳状测试电路的击穿电压不同时，说明晶圓的层间 介质的击穿电压有分布不均匀的情况若不同芯片的梳状测试电路的击穿电 压随金属线间距的加宽而增加的速度不同，说明击穿电压分布不均匀主要是 因为层间介质层的界面性质的差异而引起；若不同芯片的梳状测试电路的击 穿电压随金属线间距的加宽而增加的速度相同，说明击穿电压分布不均匀主 要是因为芯片的CD分布不均匀而引起的。根据分析结果，就可以对相应的工 艺流程进行改进，以提高芯片的成品率和可靠性。
为了便于分析，可以将测量所得的击穿电压与对应的金属线间距映射到 以金属线间距为横轴、击穿电压为纵轴的坐标系中，即如图6所示。下面结 合图4和5,并以图6所示的梳状测试电路的击穿电压随金属线间距变化的趋 势的曲线图来对上述步骤S34的分析进行详细的说明。
请结合参考图4、图5和图6,才艮据测量所得的芯片51的第一梳状测试 电路41 (金属线间距SI )的击穿电压Vbdll、第二梳状测试电路42 (金属线 间距S2)的击穿电压Vbdu、第三梳状测试电路43 (金属线间距S3)的击穿
10电压Vbdl3和第四梳状测试电路44 (金属线间距S4 )的击穿电压Vbdl4，得到 芯片51的梳状测试电路的击穿电压随金属线间距变化的趋势曲线61，其是一 条直线，说明芯片51的梳状测试电路的击穿电压随金属线间距的加宽而线性 增加；同样地，芯片52的梳状测试电路的击穿电压随金属线间距变化的趋势 曲线62、芯片53的梳状测试电路的击穿电压随金属线间距变化的趋势曲线 63也都是直线。
直线61、 62、 63没有重合，也就是说，芯片51、 52、 53中相应的梳状 测试电路的击穿电压不同，即击穿电压Vbdu、 Vbd2jp Vb咖互不相同，击穿电
压Vb犯、Vbd22和Vbd32互不相同；击穿电压Vb犯、Vbd23和Vbd33互不相同；击
穿电压VbdM、 Vbd24和Vbd34互不相同，说明芯片51、 52、 53的层间介质的击 穿电压存在分布不均匀的问题。根据直线61、 62、 63可以进一步分析导致击 穿电压分布不均匀的原因。
直线61、 62的斜率(sl叩e)不同，也就是说，芯片51、 52的梳状测试 电路的击穿电压随金属线间距的加宽而增加的速度不同，说明击穿电压分布 不均匀主要是因为芯片51、 52的层间介质层的界面性质的差异而引起。从式 (3)可以得知，直线61、 62的斜率为(A + B①b)2，界面性质越好，导通势垒 (Db就越大，斜率就越大。图6所示的直线62的斜率明显大于直线61的斜率， 也就是芯片52的梳状测试电路的击穿电压随金属线间距的加宽而增加的速度 明显快于芯片51的梳状测试电路的击穿电压随金属线间距的加宽而增加的速 度，因此，芯片52的界面性质要优于芯片51的界面性质。
直线61、 63的斜率相同，是两条平行的直线，也就是说，芯片51、 53 的梳状测试电路的击穿电压随金属线间距的加宽而增加的速度相同，说明击 穿电压分布不均匀主要是因为芯片51、 53的CD分布不均勻而引起的。这个 结论可以从下面的推导中得到对式(3)的两边取省支分，可以得到式(4)， △Vbd = (A + B (DB)2 AS + S (2B(A + B Ob))A <DB ( 4 )其中，AVbd为击穿电压的差，AS为金属线间距的差。若两条直线的斜率相同， 说明导通势垒OB相同，芯片的层间介质层的界面性质没有差异，AOB为O, 因此，击穿电压的差AVbd由式(5)表示，
△Vbd = (A+B(DB)2AS (5) 击穿电压的差AVbd与金属线间距的差AS有关。
由于蚀刻或光刻等工艺的控制缺陷会导致CD的分布不均勻，因而使得实 际的芯片中相应的梳状测试电路的金属线间距产生了差异，例如使得芯片51 的第一梳状测试电路41的实际金属线间距与芯片53的第一梳状测试电路41 的实际金属线间距的差、芯片51的第二梳状测试电路42的实际金属线间距 与芯片53的第二梳状测试电路42的实际金属线间距的差、芯片51的第三梳 状测试电路43的实际金属线间距与芯片53的第三梳状测试电路43的实际金 属线间距的差、芯片51的第四梳状测试电路44的实际金属线间距与芯片53 的第一梳状测试电路44的实际金属线间距的差都为AS,因此，击穿电压Vbdu
与Vb咖的差、击穿电压Vbd!2与Vbd32的差、击穿电压Vbd,3与Vbd33的差、击
穿电压Vbdw与Vbd34的差AVbd为一个非零的常数，即如图6所示的两条平行 直线61、 63之间的距离。
需要说明的是，在实际应用中，如果两条直线的斜率近似相等，即芯片 的梳状测试电路的击穿电压随金属线间距的加宽而增加的速度几乎是相等的。
本发明实施例还提供一种包括击穿电压的测试结构的晶圓，用于分析导 致晶圆的层间介质的击穿电压分布不均匀的原因，所述的击穿电压的测试结 构形成于晶圓的各个芯片上，所述测试结构包括至少两个金属互连线的梳状 测试电路，其中，每个梳状测试电路中的金属线间距相等，各个梳状测试电 路的金属线间距互不相等，所述金属线间距为梳状测试电路中任意两条相邻金属线间的距离。所述芯片包括形成有集成电路的主线路区域和预留给切割 器分割芯片所需的分割区域(即晶圆的切割道)，通常，所述测试结构形成于 各个芯片的分割区域，用于模拟该芯片的主线路区域的集成电路的性能。另 外，所述测试结构也可以形成于空白晶圓的各个芯片的主线路区域或分割区 域，即所述晶圓仅用于测试晶圓的击穿电压分布是否均匀，并在分布不均匀 时分析导致击穿电压分布不均匀的原因。测试结构如图4所示，并在上述实 施例中已有详细的说明，在此不予重复。
综上所述，上述技术方案提供了一种击穿电压的测试结构，其增加了具 有不同金属线间距的梳状测试电路，通过测量每个梳状测试电路的击穿电压， 由此可以得到梳状测试电路的击穿电压随金属线间距变化的趋势，比较各个 芯片的梳状测试电路的击穿电压随金属线间距变化的趋势，就可以分析出导 致晶圓的层间介质的击穿电压分布不均匀的原因。所述测试结构具有简单且 易于实现的优点，并且，应用所述测试结构可以快速地分析出导致击穿电压 分布不均匀的原因。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
1权利要求
1.一种击穿电压的测试结构，其特征在于，包括至少两个金属互连线的梳状测试电路，其中，每个梳状测试电路中的金属线间距相等，各个梳状测试电路的金属线间距互不相等，所述金属线间距为梳状测试电路中任意两条相邻金属线间的距离。
2. 根据权利要求1所述的击穿电压的测试结构，其特征在于，所述金属互 连线的梳状测试电路的金属线间距按照梳状测试电路的排列顺序线性递增。
3. 根据权利要求1所述的击穿电压的测试结构，其特征在于，所述测试结 构形成于芯片的分割区域。
4. 一种应用权利要求l、 2或3所述的测试结构的分析方法，其特征在于， 包括测量形成于晶圆上的各个芯片的测试结构的每个梳状测试电路的击穿电压；根据测量所得的每个梳状测试电路的击穿电压以及对应的梳状测试电路 的金属线间距，获取各个芯片的梳状测试电路的击穿电压随金属线间距变化 的趋势；从各个芯片的梳状测试电路的击穿电压随金属线间距变化的趋势，分析 导致晶圓的击穿电压分布不均匀的原因。
5. 根据权利要求4所述的分析方法，其特征在于，所述分析导致晶圓的击 穿电压分布不均匀的原因包括若不同芯片的梳状测试电路的击穿电压随金属线间距的加宽而增加的速 度不同，说明击穿电压分布不均匀主要是因为层间介质层的界面性质的差异 而引起；若不同芯片的梳状测试电路的击穿电压随金属线间距的加宽而增加的速 度相同，说明击穿电压分布不均匀主要是因为关键尺寸分布不均匀而引起的。
6. 根据权利要求4所述的分析方法，其特征在于，所迷测量梳状测试电路的击穿电压包括在才危状测试电路的两端施加测试电压，并同时测量线^各间的 漏电流，逐步增加测试电压直至漏电流上升至预定的阈值电流。
7. 根据权利要求4所述的分析方法，其特征在于，所述获取芯片的梳状测试电路的击穿电压随金属线间距变化的趋势是用坐标系的直线表示击穿电压 随金属线间距变化的线性关系。
8. —种晶圓，其特征在于，包括权利要求1或2所述的击穿电压的测试 结构，所述测试结构形成于晶圓的各个芯片上。
9. 根据权利要求8所述的晶圓，其特征在于，所述测试结构形成于晶圓的 各个芯片的主线路区域或分割区域。
全文摘要
一种击穿电压的测试结构、应用该测试结构的分析方法和晶圆。所述测试结构包括至少两个金属互连线的梳状测试电路，其中，每个梳状测试电路中的金属线间距相等，各个梳状测试电路的金属线间距互不相等，所述金属线间距为梳状测试电路中任意两条相邻金属线间的距离。所述分析方法包括测量形成于晶圆上的各个芯片的测试结构的每个梳状测试电路的击穿电压；获取各个芯片的梳状测试电路的击穿电压随金属线间距变化的趋势；从各个芯片的梳状测试电路的击穿电压随金属线间距变化的趋势，分析导致晶圆的击穿电压分布不均匀的原因。应用本发明可以快速地分析出导致晶圆的层间介质的击穿电压分布不均匀的原因。
文档编号H01L21/66GK101577265SQ20081010590
公开日2009年11月11日 申请日期2008年5月5日 优先权日2008年5月5日
发明者吴永坚, 甘正浩 申请人:中芯国际集成电路制造(北京)有限公司