专利名称：Si衬底上的高空穴迁移率p沟道Ge晶体管结构的制作方法
技术领域：
本公开内容描述了一种Si衬底上的高空穴迁移率p沟道Ge晶体管结构。
背景技术：
大多数现代电子器件(例如，计算机和蜂窝电话)可能包括半导体器件。半导体 器件可以被制造为分立器件(例如晶体管)和/或被制造为可以包括单个半导体衬底上的 许多互连器件的集成电路。半导体器件的性能可以由例如掺杂物的杂质的受控添加来进行 控制。在设计半导体器件和可能包括半导体器件的电子器件时，设计考虑可以包括器件速 度和功耗。 例如，硅("Si")可以用作衬底，锗("Ge")可以用于有源沟道层。Si和Ge的不 相等晶格常数可能要求在Si衬底和Ge有源沟道层之间包括一个或多个过渡层或缓冲层。 没有这些缓冲层，晶格失配可能导致可能使得器件不能工作或可能使得器件过早发生故障 的缺陷。为了解决晶格失配，可以将Si和Ge的化合物，例如St—xGex(x = 0. 4_0. 7)用于这 些缓冲层。尽管这些缓冲层可以解决晶格失配，但是他们不能提供完全的解决方案。由于 St—xGex的带隙相对较低，所以Ge有源沟道层可能会遭受到有源沟道和Si^xGex缓冲层之间 的平行传导(parallel conduction)的影响。由于有源沟道和Si卜xGex缓冲层之间的平行 传导，可能需要相对较大的栅极电压来关闭器件。Si卜xGex_Ge界面还可能提供可以导致载 流子限制不足以及载流子迁移率的相关减小的相对较低的价带偏移。结果，由Si衬底、Ge 有源沟道层和St—xGex缓冲层构建的半导体器件可能比没有这些限制的半导体器件更慢且 可能消耗更大功率。
从下面对与所要求保护主题一致的实施例的具体描述中，所要求保护的主题的特
征和优点将更加显而易见，其中应参照附图来考虑上述描述，其中 图1A和IB示出了与本公开内容一致的两个示例性实施例； 图2示出了多种半导体关于晶格参数的能带图； 图3示出了 Si衬底上的单畴GaAs的示例性示意图； 图4示出了在Si上生长的0. 8 ii m的GaAs层的示例性TEM图像；以及 图5A和5B示出了两种示例性材料界面的能带偏移。 尽管下面的具体描述将参照示意性的实施例来进行，但是其许多替换、变型和变 化对于本领域技术人员来说是显而易见的。
具体实施例方式
总体上，本公开内容描述了一种用于在硅("Si")衬底上实现高空穴迁移率p沟 道锗("Ge")晶体管结构的方法和装置。空穴迁移率可以影响器件的开关速度。较高的空 穴迁移率可以对应于较高的开关速度并且由此可以提供较快的器件性能。相对于Si以及III-V族化合物半导体，Ge可以具有更高的空穴迁移率。与Ge相比，Si可以是半导体制造中相对更常用的衬底。Si可以相对更便宜并且可以获得相对较大直径(例如，300mm或更大)的锭块和晶圆。可以容易地实现现有技术的65nm Si CMOS制造能力。另外，高空穴迁移率p沟道Ge量子阱可以与n沟道量子阱集成在Si衬底上。例如，砷化铟镓(InGaAs)、锑化铟(InSb)或砷化铟(InAs)可以用于n沟道量子阱。集成的p沟道和n沟道器件对于超高速低功率CMOS逻辑应用是有用的。 与本公开内容一致，所述装置可以包括能够桥接材料失配的一个或多个缓冲层和/或阻挡层，其中所述材料失配可能存在于Ge有源器件沟道层和Si衬底之间。例如，所述一个或多个缓冲层和/或阻挡层可以桥接可能存在于Si衬底和Ge有源器件沟道层之间的晶格常数差异。所述一个或多个缓冲层和/或阻挡层还可以在Ge有源器件沟道层之内提供空穴限制。所述缓冲层和/或阻挡层材料还可以减少或消除Ge有源器件沟道层与缓冲层和/或阻挡层之间的平行传导。 图1A和1B示出了本公开内容的两个示例性实施例。图IA描述了根据本公开内容的一个示例性实施例的半导体器件100的层结构的表示。可以设置Si衬底llO。 Si衬底110可以是p型或n型。Si衬底110的电阻率可以在大约lQ-cm到大约50k Q-cm的范围内，包括其间所有的值和增量。如这里所使用的，"大约"可以被理解为意指在±10%之内，例如，Si衬底110的电阻率可以在1±0. lQ-cm至IJ 50±5kQ-cm的范围内。Si衬底IIO还可以包括朝着[110]方向的在大约2。到大约8°范围内的(100)斜切，包括其间所有的值和增量。换句话说，Si衬底110可以从锭块的顶表面(100)但是相对于锭块的表面成一角度进行切割。 然后，可以在Si衬底110上生长GaAs(砷化镓)成核层120。 GaAs成核层120可
以相对薄，其厚度在大约30A (埃)到大约500 A的范围内，包括其间所有的值和增量。GaAs成核层120可以在相对低的温度(即，在大约40(TC到大约50(TC范围内的温度，包括其间所有的值和增量)生长在Si衬底110上。可以经由金属有机化学气相沉积(MOCVD)或分子束外延(MBE)，或其它这种工艺来形成GaAs成核层120。 GaAs成核层120可以利用GaAs材料的原子双层填充最低的Si衬底110台阶。GaAs成核层120可以生成无反相畴的"虚极"衬底。 然后，可以在GaAs成核层120上生长第一GaAs缓冲层130。第一GaAs缓冲层130的厚度在大约0. 2 ii m到大约1. 0 ii m的范围内，包括其间所有的值和增量。第一 GaAs缓冲层可以在大约40(TC到大约60(TC范围内的温度(包括其间所有的值和增量)生长。第一GaAs缓冲层130的生长可以包括热循环退火。所述热循环退火可以减少可能存在于第一GaAs缓冲层130和/或在GaAs成核层120与Si衬底110交界处或其交界处附近的晶体结构中的位错。位错可能是由GaAs和Si之间的晶格失配造成的。 然后，可以在第一 GaAs缓冲层130上生长第二 GaAs缓冲层140。第二 GaAs缓冲层140的厚度可以在大约0. 2 ii m到大约5. 0 ii m的范围内，包括其间所有的值和增量。第二GaAs缓冲层140可以在相对高的温度下生长，S卩，在大约50(TC到大约65(rC范围内(包括其间所有的值和增量)的温度下生长。在相对高的温度下生长第二 GaAs缓冲层140可以提供具有相对较高结构质量的层140。 然后，可以设置掺杂层145。掺杂层145可以向Ge有源沟道层，例如层160提供空穴(带电载流子)。掺杂层145可以生长在第二 GaAs缓冲层上并且可以是相对薄(即，厚
度小于50A)的掺杂GaAs层或S掺杂As(砷)层。掺杂物可以是例如铍或碳，并且可以
提供空穴，即，受主。在形成有源器件沟道，例如量子阱之前，可以将掺杂层的生长考虑为反
相掺杂结构。在另一示例性实施例中，掺杂层的生长可能不会发生，直至例如在顶部阻挡层
上的有源器件沟道的生长之后。可以将在有源器件沟道的生长之后的掺杂层的生长考虑为
正常掺杂结构。所述掺杂可以是S掺杂、调制掺杂、平面掺杂或其它类型的掺杂。S掺杂
可以被理解为产生的掺杂物原子可以被空间限制在一个原子层之内，即，类似S函数的掺
杂分布。调制掺杂可以被理解为在整个掺杂层上产生非均匀的、类似周期的掺杂物原子分
布。平面掺杂可以被理解为在整个掺杂层上产生基本均匀的掺杂物原子分布。 从反相掺杂结构继续，然后，可以生长GaAs底部阻挡层150。 GaAs底部阻挡层150
的厚度可以在大约30 A到大约iooA的范围内，包括其间所有的值和增量。然后，可以在
GaAs底部阻挡层150上生长Ge有源沟道层160。在大约35(TC到大约500°C的范围内(包括其间所有的值和增量)的温度下，Ge有源沟道层160的厚度可以生长至大约100 A到大约500A的范围内，包括其间所有的值和增量。GaAs底部阻挡层150的厚度可以影响Ge有源沟道层160中的带电载流子密度。相对较薄的GaAs底部阻挡层150可以在Ge有源沟道层中提供较大的载流子密度，但是因为载流子和掺杂物之间的散射，所以可能减小载流子迁移率。相对较厚的GaAs底部阻挡层150可以减小载流子密度，但是因为相对较厚的GaAs底部阻挡层150可以减小散射，所以可以不减小载流子迁移率。 然后，在大约40(TC到大约60(TC的范围内(包括其间所有的值和增量)的温度下，可以在Ge有源沟道层160上生长AlAs顶部阻挡层170。 AlAs顶部阻挡层170的厚度可以生长在大约100 A至大约200 A的范围内，包括其间所有的值和增量。Ge有源沟道层160可以是量子阱。量子阱可以被理解为可以在一个方向上限制粒子并且因此使得它们占据平面区域的势阱。最后，在AlAs顶部阻挡层170上，可以生长厚度在大约100 A到大约500 A的范围内(包括其间所有的值和增量的GaAs接触层180)。 图1B描述了根据本公开内容的另一示例性实施例的半导体器件100'的层结构的另一表示。层110、120、130、140、160以及180和掺杂层145可以是具有图1A中描述的类似设计相同的层。在本实施例中，可以在生长Ge有源沟道层160之前，生长AlAs底部阻挡层150'。与图1A中描述的实施例类似，在生长了Ge有源沟道层之后，可以生长AlAs顶部阻挡层170。然后，可以在AlAs顶部阻挡层170上生长GaAs接触层180。
有源器件层和相邻层之间的失配的晶格常数可以导致能够恶化半导体器件的运行的缺陷(例如，位错、层错、孪晶(即，原子的周期性排列的破坏))。图2描述了多种半导体材料的关于晶格常数的能带图。Si(图2，240)衬底110可以具有大约5.431 A (埃)的晶格常数。GaAs(图2，220)层120、 130、 140、 150、 180可以具有大约5. 653 A的晶格常数。AlAs(图2，230)层150'、170可以具有大约5.660A的晶格常数。Ge(图2，210)有源沟道层160可以具有大约5. 658A的晶格常数。AlAs层150'、170和Ge有源沟道层160可以被认为具有大约0. 04%的差异的相对紧密匹配的晶格常数。GaAs层120、 130、 140、 150、180和Ge有源沟道层160可以被认为具有大约0. 09%的差异的相对匹配的晶格常数。Si衬底110和Ge有源沟道层160可以被认为具有大约4%的差异的失配的晶格常数。GaAs层120、130和140以及GaAs和AlAs底部阻挡层150、150'可以桥接Si衬底110和Ge有源沟道层160之间的晶格失配。GaAs和AlAs底部阻挡层150、 150'的晶格可以与Ge有源沟道层160的晶格充分匹配，使得可能由于晶格失配而存在于Ge有源沟道层160中的相关的缺陷被最小化和/或可以不被传播，该缺陷例如是位错。 图3描述了 Si衬底330上的GaAs 320的示例性示意表示。GaAs可以是极性材料意味着GaAs可以形成共价键和离子键。Si可以是非极性材料，S卩，Si可以仅形成共价键。非极性衬底和极性材料之间的成核层的生长可以改善极性材料和衬底之间的键合，并且可以减小反相畴。反相畴可以是例如能够增加器件泄露的Ga-Ca或As-As键。图3示出了可能已经在Si衬底330上生长的单畴GaAs层320。换句话说，GaAs层320可以不具有反相畴缺陷。 图4描述了在Si 430上生长的0. 8 ii m厚的GaAs层420的示例性TEM图像。GaAs和Si的晶格可以相对不匹配，并且可以具有大约4%的晶格失配。如同可以从图4中可以看出，缺陷440可以存在于Si层430和GaAs层420之间的界面410处。如同还可以看出，例如，在图4中，缺陷密度可以随着层厚度的增加而减小，例如，如同区域440与区域450相比。通过对例如热循环退火、生长速率、As(砷)与Ga(镓)的流量比等生长条件的选择，可以减小总的缺陷密度。 Ge有源沟道层160和GaAs和AlAs底部阻挡层150、 150'之间的价带偏移的幅值可以影响Ge有源沟道层160之内的空穴限制。较大的价带偏移可以比较低的价带偏移提供更好的空穴限制。然后，更好的空穴限制可以增加2DHG(二维空穴气)迁移率。可以将二维空穴气限定为可以在两个方向上自由移动但是在第三方向上可以相对牢固地被限定的空穴气。例如，2DHG可以存在于量子阱中，例如，图1A和IB的165。如上所述，增加的空穴迁移率可以提供较快的开关。 图5A和5B描述了例如两种示例性材料界面的价带偏移500、500'。图5A示出了GaAs底部层510和AlAs顶部层530之间的Ge有源沟道层520。如图5A所示，可以首先生长GaAs底部层510，然后是Ge有源沟道层520，然后是AlAs顶部层530。在这种配置中，对于Ge量子阱来说，GaAs-Ge界面540可以具有大约0. 42eV的价带偏移，并且对于隔离的界面来说，GaAs-Ge界面540可以具有大约0. 54eV的价带偏移。对于Ge量子阱来说，Ge-AlAs界面550可以具有大约0. 65eV的价带偏移，并且对于隔离的界面来说，Ge-AlAs界面550可以具有大约0. 69eV的价带偏移。作为比较，Si卜xGex与Ge有源沟道层可以具有在0. 2到0.3eV范围内的价带偏移。较高的价带偏移可以提供更好的空穴限制。与Si卜xGex_Ge界面相比，AlAs-Ge(例如，图1A， AlAs顶部阻挡层170和Ge有源沟道层160)界面可以提供更好的空穴限制。 图5B示出了 AlAs底部层510'和AlAs顶部层530之间的Ge有源沟道层520。如图5B中所示，可以首先生长AlAs底部层510'，然后生长Ge有源沟道层520，然后生长AlAs顶部层530。在这种配置中，对于Ge量子阱来说，AlAs-Ge界面550可以具有大约0. 65eV的价带偏移，并且对于隔离的界面来说，AlAs-Ge界面550可以具有大约0. 69eV的价带偏移。对于Ge量子阱来说，Ge-AlAs界面540'可以具有大约0. 91eV的价带偏移，并且对于隔离的界面来说，Ge-AlAs界面540'可以具有大约0. 94eV的价带偏移。如上所述，Si卜xGex阻挡层与Ge有源沟道层可以具有在大约0. 2到大约0. 3eV范围内的价带偏移。较高的价带偏移可以提供更好的空穴限制。与Si卜,Ge,-Ge界面相比，AlAs-Ge(例如，图1B， AlAs顶
7部阻挡层170和Ge有源沟道层160)界面可以提供更好的空穴限制。 应意识到，例如，对于根据图5A或图5B配置的Ge量子阱来说，可以将载流子(空穴)限制在量子阱里面。换句话说，可以将这种Ge量子阱描述为I型量子阱。可以将I型量子阱限定为如下量子阱其具有的能带偏移使得一个或多个阻挡层的导带边的能量比一个或多个量子阱层的导带边的能量高，并且一个或多个阻挡层的价带边的能量比一个或多个量子阱层的价带边的能量低，使得可以将最低导带子带和最高价带子带的波函数局域化于相同的一个或多个量子阱层中。相反地，Si卜xGex底部层与Ge有源沟道层可以提供11型量子阱，其中可以将最低导带子带和最高价带子带的波函数主要局域化于一个或多个不同的量子阱层中。 GaAs和AlAs底部阻挡层150、 150'和AlAs顶部阻挡层170的带隙的幅值可以影响Ge有源沟道层160和缓冲层和/或GaAs接触层之间的平行传导。平行传导可以导致基于Ge量子阱的晶体管中的I。n/I。ff比率非常小。此外，基于Ge量子阱的晶体管可能要求较高的驱动电压以既关断长沟道器件，也关断短沟道器件。平行传导还可以不利地影响(例如，降低)有源器件沟道中的有效空穴迁移率。 参考图2，GaAs 220可以具有大约1. 424eV的带隙，AlAs 230可以具有大约2. 18eV的带隙。Ge 210可以具有大约0. 67eV的带隙，Si 240可以具有大约1. leV的带隙。然后，根据参数x的值，Si和Ge的化合物(St—xGex)可以具有大约在0. 67eV和大约1. leV之间的带隙。应意识到，GaAs和AlAs两者的带隙都可以大于Si、Ge和Si卜xGex的带隙。较高的带隙可以对应于具有绝缘属性的材料，而较小的带隙可以对应于其行为更像导体的材料。因此，与Si卜xG 层相比，GaAs和AlAs的层，例如，150、150'和170可以提供更好的与Ge有源沟道层160的隔离。 在这里已经描述了各种特征、方面和实施例。如同本领域技术人员将理解的，所述特征、方面和实施例可以彼此组合以及进行修改和变型。因此，应将本公开视为涵盖这些组合、修改和变型。
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权利要求
一种半导体器件，包括Si衬底；在所述Si衬底上的缓冲层，所述缓冲层包括GaAs成核层、第一GaAs缓冲层和第二GaAs缓冲层；在所述缓冲层上的底部阻挡层，所述底部阻挡层的带隙大于大约1.1eV；在所述底部阻挡层上的Ge有源沟道层，其中，所述底部阻挡层和所述Ge有源沟道层之间的价带偏移大于大约0.3eV；以及在所述Ge有源沟道层上的AlAs顶部阻挡层，其中，所述AlAs顶部阻挡层的带隙大于大约1.1eV。
2. 根据权利要求1所述的半导体器件，其中 所述底部阻挡层为GaAs。
3. 根据权利要求1所述的半导体器件，其中 所述底部阻挡层为AlAs。
4. 根据权利要求1所述的半导体器件，其中所述Si衬底具有朝着[110]方向的在大约2度至大约8度范围内的(100)斜切。
5. 根据权利要求1所述的半导体器件，其中所述GaAs成核层的厚度在大约30人(埃)到大约500A的范围内，所述第一 GaAs缓冲 层的厚度在大约0. 2 m到大约1. 0 m的范围内，并且所述第二 GaAs缓冲层的厚度在大约0. 2iim到大约5. Oiim的范围内。
6. 根据权利要求1所述的半导体器件，还包括在所述第二GaAs缓冲层上的第一掺杂层，其中，所述底部阻挡层在所述第一掺杂层 上，其中，掺杂物为铍或碳。
7. 根据权利要求1所述的半导体器件，还包括在所述AlAs顶部阻挡层上的第二掺杂层，其中，掺杂物为铍或碳。
8. —种方法，包括提供具有朝着[110]方向的(100)斜切的Si衬底； 在所述Si衬底上生长GaAs成核层；在所述GaAs成核层上生长第一 GaAs缓冲层，所述生长包括热循环退火； 在所述第一 GaAs缓冲层上生长第二 GaAs缓冲层；在所述第二GaAs缓冲层上生长底部阻挡层，其中，所述底部阻挡层的带隙大于大约1. leV ;在所述底部阻挡层上生长Ge有源沟道层，其中，所述底部阻挡层和所述Ge有源沟道层 之间的价带偏移大于大约0. 3eV ;在所述Ge有源沟道层上生长AlAs顶部阻挡层，其中，所述AlAs顶部阻挡层的带隙大 于大约1. leV;以及在所述AlAs顶部阻挡层上生长GaAs接触层。
9. 根据权利要求8所述的方法，其中 所述底部阻挡层为GaAs或AlAs。
10. 根据权利要求8所述的方法，还包括在所述第二 GaAs缓冲层上生长第一掺杂层，其中，在所述第一掺杂层上生长所述底部 阻挡层，其中，掺杂物为铍或碳。
11. 根据权利要求8所述的方法，还包括在所述AlAs顶部阻挡层上生长第二掺杂层，其中，掺杂物为铍或碳。
12. 根据权利要求8所述的方法，其中所述GaAs成核层的生长厚度在大约30A到大约500A的范围内，所述第一GaAs缓冲层 的生长厚度在大约0. 2 m到大约1. 0 m的范围内，并且所述第二 GaAs缓冲层的生长厚度 在大约0. 2 ii m到大约5. 0 ii m的范围内。
13. 根据权利要求8所述的方法，其中在大约30(TC至大约500°C的范围内的温度下生长所述GaAs成核层，在大约40(TC至大 约600°C的范围内的温度下生长所述第一GaAs缓冲层，并且在大约50(TC至大约650°C的范 围内的温度下生长所述第二 GaAs缓冲层。
14. 一种半导体器件，包括具有朝着[100]方向的(100)斜切的Si衬底；在所述Si衬底上的缓冲层，所述缓冲层包括GaAs成核层、第一 GaAs缓冲层和第二 GaAs缓冲层；在所述缓冲层上的底部阻挡层，其中，所述底部阻挡层的带隙大于大约1. leV ;在所述底部阻挡层上的Ge有源沟道层，其中，所述底部阻挡层和所述Ge有源沟道层之 间的价带偏移大于大约0. 3eV ;以及在所述Ge有源沟道层上的AlAs顶部阻挡层，其中，所述AlAs顶部阻挡层的带隙大于 大约1. leV，以及在所述AlAs顶部阻挡层上的GaAs接触层。
15. 根据权利要求14所述的半导体器件，其中 所述斜切在大约2度到大约8度的范围内。
16. 根据权利要求14所述的半导体器件，其中 所述底部阻挡层为GaAs。
17. 根据权利要求14所述的半导体器件，其中 所述底部阻挡层为AlAs。
18. 根据权利要求14所述的半导体器件，其中所述GaAs成核层的厚度在大约30A到大约500A的范围内，所述第一GaAs缓冲层的厚 度在大约0. 2 ii m到大约1. 0 ii m的范围内，并且所述第二 GaAs缓冲层的厚度在大约0. 2 y m 到大约5.0iim的范围内。
19. 根据权利要求14所述的半导体器件，还包括在所述第二GaAs缓冲层上的第一掺杂层，其中，所述底部阻挡层在所述第一掺杂层 上，其中，掺杂物为铍或碳。
20. 根据权利要求14所述的半导体器件，还包括在所述AlAs顶部阻挡层上的第二掺杂层，其中，掺杂物为铍或碳。
全文摘要
本公开提供了一种用于实现在硅(“Si”)衬底上的高空穴迁移率p沟道锗(“Ge”)晶体管结构的装置和方法。一种示例性装置可以包括包括GaAs成核层、第一GaAs缓冲层和第二GaAs缓冲层的缓冲层。所述示例性装置还可以包括在所述第二GaAs缓冲层上且带隙大于1.1eV的底部阻挡层、在所述底部阻挡层上且相对于所述底部阻挡层具有大于0.3eV的价带偏移的Ge有源沟道层、以及在所述Ge有源沟道层上的AlAs顶部阻挡层，其中，所述AlAs顶部阻挡层的带隙大于1.1eV。当然，在不偏离本实施例的情况下，可以有许多替代、变化和变型。
文档编号H01L29/772GK101790790SQ200880104492
公开日2010年7月28日 申请日期2008年8月25日 优先权日2007年8月30日
发明者J·T·卡瓦列罗斯, M·K·胡代特, P·G·托尔钦斯基, S·达塔 申请人:英特尔公司