集成电路及其形成方法与流程
本发明的实施例涉及集成电路及其形成方法。
背景技术：
形成具有栅极电介质和栅电极的cmos晶体管器件以控制流过一对源极/漏极区之间的栅极电介质下面的沟道的电流。随着按比例缩小的趋势的继续，栅极电介质开始发生故障，这引起栅极电介质失去其绝缘(电介质)质量，并且表现出更大的泄漏。期望用高k栅极电介质和金属栅电极替代栅极氧化物和多晶硅栅极，以利于提高诸如泄漏和沟道迁移率的器件性能。高k电介质和金属栅电极使用具有正确的功函数的位于高k电介质上的用于高性能cmos逻辑应用的金属栅极堆叠件。
技术实现要素：
本发明的实施例提供了一种形成集成电路的方法，包括：在包括第一器件区和第二器件区的衬底上方形成高k介电层；在所述高k介电层上直接形成第一功函数金属层；以及图案化所述第一功函数金属层以留下位于所述第一器件区的第一栅极区内的所述第一功函数金属层，并且暴露位于所述第二器件区的第二栅极区内的所述高k介电层。
本发明的另一实施例提供了一种形成集成电路的方法，包括：在包括第一器件区、第二器件区、第三器件区和第四器件区的衬底上方形成高k介电层；在所述高k介电层上方直接形成第一功函数金属层；图案化所述第一功函数金属层以留下位于所述第一器件区的第一栅极区内的第一部分和位于所述第二器件区的第二栅极区内的第二部分，并且暴露位于所述第三器件区的第三栅极区内和位于所述第四器件区的第四栅极区内的所述高k介电层；在图案化的第一功函数金属层和暴露的高k介电层上方形成第二功函数金属层；以及图案化所述第二功函数金属层以留下位于所述第一栅极区内的第一部分并且去除所述第二栅极区内的第二部分。
本发明的又一实施例提供了一种集成电路，包括：衬底，包括第一器件区和第二器件区；高k介电层，设置在所述衬底上方；第一功函数金属层，直接设置在所述第一器件区内的所述高k介电层上；以及第二功函数金属层，具有位于所述第一器件区内的所述第一功函数金属层上方的第一部分和位于所述第二器件区内的所述高k介电层上方的第二部分，所述第二部分具有比所述第一部分的底面更低的底面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1a示出具有直接设置在高k介电层上的功函数金属层的集成电路的一些实施例的截面图。
图1b示出具有直接设置在高k介电层上的功函数金属层的集成电路的一些额外实施例的截面图。
图1c示出具有直接设置在高k介电层上的功函数金属层的集成电路的一些额外实施例的截面图。
图2至图9示出形成具有在高k介电层上直接图案化的功函数金属层的集成电路的方法的一些实施例的截面图。
图10示出形成具有在高k介电层上直接图案化的功函数金属层的集成电路的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
高k电介质和金属栅极(hk/mg)工艺广泛地用于现代晶体管器件制造工艺中。高k电介质和金属栅极工艺通常使用多重图案化工艺，其中通过在高k介电层上方图案化多个金属层(也称为功函数金属)以建立具有不同功函数的不同金属栅极堆叠件来形成晶体管的栅电极。为了保护高k介电层在图案化工艺期间免受损坏，由例如金属氮化物制成的阻挡层传统地形成在底部功函数金属层和高k介电层之间。阻挡层通常对于用于图案化功函数金属的蚀刻剂通常是高度选择性的并且因此用作功函数金属的图案化的蚀刻停止层。
然而，应当理解，阻挡层的存在限制了功函数金属的图案化窗口(例如，阻挡层限制了控制公差的能力，通过控制公差可以蚀刻功函数金属)。受限的图案化窗口使得其控制用于高k电介质和金属栅极工艺的晶体管的阈值具有挑战性，因此导致器件性能问题。
本发明涉及具有直接设置在高k介电层上的功函数金属层的集成电路及其相关的形成方法。通过直接在高k介电层上形成功函数金属层，改进了功函数金属层的图案化窗口。在一些实施例中，通过在包括第一器件区和第二器件区的衬底上方形成高k介电层来形成集成电路。在高k介电层上直接形成第一功函数金属层。然后，图案化第一功函数金属层以留在第一器件区的第一栅极区内以及在第二器件区的第二栅极区内被去除。因此，使用高k介电层作为蚀刻停止层在高k介电层上直接图案化第一功函数金属层，并且改进了图案化窗口。在一些实施例中，在图案化第一功函数金属层后可以形成和图案化额外的功函数金属层以在高k介电层上获得期望的功函数。
图1a示出具有直接设置在高k介电层上的功函数金属层的集成电路100a的一些实施例的截面图。
如图1a所示，集成电路100a包括具有第一器件区104a和第二器件区104b的衬底102。在一些实施例中，第一器件区104a和第二器件区104b可以被布置在衬底102内的一个或多个隔离区101分隔开。第一器件区104a和第二器件区104b分别包括具有被沟道区130分隔开的源极/漏极区128的晶体管105a-105b。栅极结构108a-108b直接设置在沟道区130之上。栅极结构108a-108b通过高k介电层106与沟道区130垂直分隔开。
第一器件区104a和第二器件区104b具有不同的栅极结构。例如，第一器件区104a内的第一栅极结构108a可以包括直接设置在高k介电层106上的第一金属栅极层122和设置在第一金属栅极层122上方的第二金属栅极层124的第一部分124a。第一金属栅极层122可以不存在于第二器件区104b内的第二栅极结构108b，从而使得第二栅极结构108b包括第二金属栅极层124的第二部分124b，第二部分124b的底面低于第一部分124a的底面。在一些实施例中，第一金属栅极层122可以包括第一功函数金属层，而第二金属栅极层124可以包括诸如阻挡层、覆盖层或第二功函数金属层的多个导电层。第一金属栅极层122用作功函数金属层并且有助于调节第一器件区104a内的栅极结构108a-108b的功函数。
在一些实施例中，第二金属栅极层124的第一部分124a直接设置在第一金属栅极层122上。第二部分124b直接设置在高k介电层106上。在一些实施例中，第二金属栅极层124的第二部分124b的底面可以与第一金属栅极层122的底面对准。在一些实施例中，第二金属栅极层124的第二部分124b和第一金属栅极层122可以具有对准的上表面。在一些实施例中，侧壁间隔件126可以设置在栅极结构108a-108b的周围处。
通过在高k介电层106上直接形成第一金属栅极层122，改进了第一金属栅极层122的图案化窗口(例如，在介电层106上直接布置功函数金属层)。
图1b示出具有直接设置在高k介电层上的功函数金属层的集成电路100b的一些可选实施例的截面图。
集成电路100b包括具有晶体管105a(具有第一栅极结构108a)的第一器件区104a和具有晶体管105b(具有第二栅极结构108b)的第二器件区104b。第一栅极结构108a具有直接布置在高k介电层106上的第一功函数金属层110以及包括覆盖层125和第二功函数金属层123的金属层124。第一功函数金属层110通过覆盖层125的第一部分125a与第二功函数金属层123的第一部分123a垂直分隔开。第二栅极结构108b具有直接布置在高k介电层106上的覆盖层125的第二部分125b。第二功函数金属层123的第二部分123b通过覆盖层125的第二部分125b与高k介电层106分隔开。
在一些实施例中，第一器件区104a包括第一导电类型的第一晶体管105a，并且第二器件区104b包括与第一导电类型不同的第二导电类型的第二晶体管105b。例如，第一晶体管105a可以是p型晶体管并且第二晶体管105b可以是n型晶体管。相应地，第一晶体管105a的源极/漏极区128是p掺杂的并且第二晶体管105b的源极/漏极区128是n掺杂的。在一些其它实施例中，第一晶体管105a和第二晶体管105b可具有不同的设计的阈值。例如，第一晶体管105a可具有比第二晶体管105b更小的设计的阈值。可以在低的或超低的阈值处操作第一晶体管105a。第一栅极结构108a可具有比第二栅极结构108b更大的功函数。例如，第一栅极结构108a可具有位于高k介电层106上的约4.67ev的功函数，并且第二栅极结构108b的可具有位于高k介电层106上约4.59ev的功函数。
第一金属栅极层122可以是具有约
图1c示出具有直接设置在高k介电层上的功函数金属层的集成电路100c的一些实施例的截面图。
如图1c所示，集成电路100c包括具有第一器件区104a、第二器件区104b、第三器件区104c和第四器件区104d的衬底102。器件区104a-104d可以包括不同类型的或在不同阈值处操作的晶体管。例如，第一器件区104a可以包括具有相对低的设计的阈值的p型晶体管，而第二器件区104b可以包括具有标准的设计的阈值的p型晶体管(例如，阈值大于第一器件区104a中的p型晶体管的阈值)。第三器件区104c可以包括具有标准的设计的阈值的n型晶体管，而第四器件区104d可以包括具有相对低的阈值的n型晶体管。
在一些实施例中，一些器件区域彼此邻近设置并通过隔离区分隔开，例如，第一器件区104a和第四器件区104d，或第二器件区104b和第三器件区104c。在另外的实施例中，器件区104a-104d彼此间隔开。在一些实施例中，衬底102可以是轻掺杂的块状半导体衬底。例如，衬底102也可以是二元半导体衬底(例如，gaas)、三元半导体衬底(例如，algaas)或更高阶的半导体衬底。此外，衬底102还可以包括诸如在绝缘体上硅(soi)中的氧化物的非半导体材料、部分soi衬底、多晶硅、无定形硅、有机材料和/或任何其它类型的半导体/非半导体和/或在下面的衬底上形成的沉积或生长(例如，外延)层。如图1c所示，衬底102可以包括通过离子注入或通过在衬底102中形成凹槽并且利用应变诱导的源极/漏极材料(如，外延生长的sip或sige)填充凹槽形成的掺杂的源极/漏极区。
在一些实施例中，第一功函数金属层110直接设置在高k介电层106上，包括第一器件区104a内的第一部分110a和第二器件区104b内的第二部分110b。第一功函数金属层110可以不存在于第三栅极结构108c和第四栅极结构108d。覆盖层112包括对应于栅极结构108a、108b、108c和108d的部分112a、112b、112c和112d，覆盖层112可以设置在用于第一栅极结构108a和第二栅极结构108b的第一功函数金属层110上方，并且设置在用于第三栅极结构108c和第四栅极结构108d的高k介电层106上方。部分112c和112都可以直接设置在高k介电层106上并且因此具有与第一功函数金属层110的底面对准的底面。在一些实施例中，包括对应于栅极结构108a、108b、108c和108d的部分114a、114b、114c和114d的阻挡层114可以设置在覆盖层112上方。阻挡层114可以包括氮化钽(tan)。
在一些实施例中，第一栅极结构108a还包括设置在阻挡层114上方的第二功函数金属层116(第一部分116a)和第三功函数金属层118(第一部分118a)和第四功函数金属层120(第一部分120a)并且按以上顺序设置。第二栅极结构108b还包括第三功函数金属层118的第二部分118b和设置在阻挡层114的第二部分114b上方的第四功函数金属层120的第二部分120b。第三栅极结构108b还包括第三功函数金属层118的第三部分118c和设置在阻挡层114的第三部分114c上方的第四功函数金属层120的第三部分120c。第四栅极结构108c还包括设置在阻挡层114的第四部分114d上方的第四功函数金属层120的第四部分120d。
由于一些栅极结构108a-108d中没有一些之前的功函数金属层，因此部分这样的功函数金属层依次“按阶梯向下”。值得注意的是，为了说明的目的，图1c示出功函数金属层110、116、118和120如何布置在栅极结构108a-108d中的实例，然而，本领域的普通技术人员应当理解可以调整各个功函数金属层的量、材料、图案和厚度，以满足用于不同应用的栅极结构108a-108d的功函数的要求。这种调整是可修正的。
图2至图9示出形成具有在高k介电层上直接图案化的功函数金属层的集成电路的方法的一些实施例的截面图。
如图2的截面图200所示，在衬底102上方形成高k介电层106。在一些实施例中，高k介电层106具有比二氧化硅的介电常数(约3.9)更大的介电常数。高k介电层106可以包括诸如氧化铪(hfox)、氮氧化铪硅(hfsion)等的具有元素铪的组分。高k介电层106还可以包括诸如氧化锆(zrox)、氧化铝(alox)、氧化镍(niox)、氧化钽(taox)或氧化钛(tiox)的其它合适的材料。可以使用汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成高k介电层106。在一些实施例中，高k介电层106可以形成为具有在从约
衬底102包括多个不同的器件区104a-104d。在一些实施例中，多个不同的器件区可以包括第一器件区104a、第二器件区104b、第三器件区104c和第四器件区104d。多个不同的器件区104a-104b可以分别包括具有不同的设计的阈值的不同类型的晶体管器件。例如，第一器件区104a可以包括低阈值的p型晶体管，第二器件区104b可以包括标准的p型晶体管，第三器件区104c可包括标准的n型晶体管，并且第四器件区104d可以包括低阈值的n型晶体管。低阈值的p型晶体管和更低阈值的n型晶体管具有比标准的p型晶体管和标准的n型晶体管的阈值更小的阈值。
如图3的截面图300所示，在高k介电层106上直接形成第一功函数金属(wfm)层110。在一些实施例中，第一功函数金属层110可以包括诸如氮化钛的金属氮化物。可以使用汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成第一功函数金属层110。在一些实施例中，第一功函数金属层110可以形成为具有在从约
如图4的截面图400所示，根据第一图案化工艺图案化第一功函数金属层110。可以形成第一掩模层402以覆盖第一器件区104a和第二器件区104b的第一和第二栅极区，并且暴露第三器件区104c和第四器件区104d的第三和第四栅极区。根据第一掩模层402选择性地蚀刻第一功函数金属层110以暴露高k介电层106的选择区。可以使用干蚀刻或湿蚀刻蚀刻第一功函数金属层110。在一些实施例中，可以使用包括基于sc2或sc1溶液的第一蚀刻剂404蚀刻第一功函数金属层110。在一些实施例中，第一蚀刻剂404具有大于约1400的第一功函数金属层110与高k介电层106的蚀刻速率比(即，第一蚀刻剂404蚀刻第一功函数金属层110比蚀刻高k介电层106快1400倍)。在第一图案化工艺后，第一功函数金属层110包括第一器件区104a内的第一部分110a和第二器件区104b内的第二部分110b。
如图5的截面图500所示，可以在第一功函数金属层110和高k介电层106上方形成覆盖层112和阻挡层114。在一些实施例中，覆盖层112可以形成为包括对应于第一和第二栅极区的位于第一功函数金属层110上的离散部分112a和112b以及对应于第三和第四栅极区的直接位于高k介电层106上的离散部分112c和112d。部分112c和112d具有与第一器件区104a和第二器件区104b中的第一功函数金属层110的底面对准的底面。
在一些实施例中，可以在覆盖层112上方设置阻挡层114。阻挡层114可包括分别对应于器件区104a-104d的部分114a-114d。阻挡层114可以包括氮化钽(tan)。可以使用汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成覆盖层112和阻挡层114。在一些实施例中，在替代栅极工艺后，形成覆盖层112和阻挡层114，即在去除栅极氧化物和多晶硅栅极后，可以在侧壁间隔件之间形成覆盖层112和阻挡层114。
如图6的截面图600所示，形成第二功函数金属层116，并且随后根据第二图案化工艺在阻挡层114上方被图案化。可以使用与第一功函数金属层110相同的材料并且使用汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成第二功函数金属层116。在一些实施例中，第二功函数金属层116可以形成为具有在从约
可以形成第二掩模层602以覆盖第一器件区104a和第四器件区104d的第一和第四栅极区，并且暴露第二器件区104b和第三器件区104c的第二和第三栅极区。根据第二掩模层602选择性地蚀刻第二功函数金属层116。通过第二蚀刻剂604使用干蚀刻或湿蚀刻可以蚀刻第二功函数金属层116。在第二图案化工艺之后，保留第二功函数金属层116的第一部分116a和第四部分116d，而通过第二蚀刻剂604去除第二部分116b和第三部分116c。
如图7的截面图700所示，形成第三功函数金属层118，并且随后根据第三图案化工艺在第二功函数金属层116上方被图案化。可以形成第三掩模层702以覆盖第一器件区104a、第二器件区104b和第三器件区104c的第一、第二和第三栅极区，并且暴露第四器件区104d的第四栅极区。根据第三掩模层702选择性地蚀刻第三功函数金属层118。通过第三蚀刻剂704使用干蚀刻或湿蚀刻可以蚀刻第三功函数金属层118。在第三图案化工艺后，保留第三功函数金属层118的第一部分118a、第二部分118b和第三部分116c，而通过第三蚀刻剂704去除第四部分118d。
如图8的截面图800所示，在第二功函数金属层116和第三功函数金属层118上方形成第四功函数金属层120。在一些实施例中，第四功函数金属层120可以形成为包括布置在第一栅极区104a内并且具有在第四功函数金属层120的所有部分中离衬底102的上表面最远的底面的第一部分。布置在第二栅极区104b内的第二部分120b从第一部分120a“按阶梯向下”并且可以具有与第三功函数金属层118的第一部分118a的底面对准的底面。布置在第三栅极区104c内的第三部分120c从第二部分120b“按阶梯向下”并且可以具有与第三功函数金属层118的第二部分118b的底面对准的底面。布置在第四栅极区104d的第四部分120d从第三部分120c“按阶梯向下”并且可以具有与阻挡层114的第三部分114c的底面对准的底面。
在一些实施例中，第四功函数金属层120可以包括堆叠在一起的多个金属层。可以使用汽相沉积技术(例如，物理汽相沉积、化学汽相沉积等)形成第四功函数金属层120。在一些实施例中，第四功函数金属层120可以形成为具有在从约
为了说明的目的，图4至图8示出功函数金属层110、116、118和120如何在栅极区中形成和图案化以形成栅极结构108a-108d的实例。然而，应当理解，可以调整各个功函数金属层的量、材料、图案和厚度，以满足用于不同应用的栅极区的功函数的要求。
如图9的截面图900所示，可以在栅极结构108a-108d的相对侧上形成源极/漏极区904。在一些实施例中，可以通过向衬底102内注入掺杂剂物质来形成源极/漏极区904。在一些可选实施例中，可以通过在衬底102内蚀刻凹槽并且随后实施外延生长工艺以在凹槽内形成源极/漏极区904来形成源极/漏极区904。
在衬底102上方在围绕栅极结构108a-108d的位置处随后形成ild层902。穿过ild层902形成导电接触件906。导电接触件906电连接至栅极结构108a-108d和源极/漏极区904。在一些实施例中，ild层902可以包括一层或多层氧化物、低k电介质或超低k电介质。导电接触件906可以包括铜、钨和/或铝。在一些实施例中，可以通过选择性蚀刻ild层902以形成接触孔来形成导电接触件。然后沉积金属(例如，铜、铝等)以填充该接触孔，并且实施平坦化工艺以去除过量的金属。
应当理解，在一些实施例中，尽管未在图中示出，可以在形成第一功函数金属层110之前形成源极/漏极区904。例如，在一些实施例中，在第一、第二、第三和第四栅极区内首先形成多晶硅栅极。在多晶硅栅极旁边形成侧壁间隔件。然后，可以通过离子注入或通过在衬底102中形成凹槽并且用应变诱导的源极/漏极材料(例如，外延生长的sip或sige)填充凹槽以在第一和第二栅极区旁边形成p型源极/漏极区和在第三和第四栅极区旁边形成n型源极/漏极区。在源极/漏极区形成期间，多晶硅栅极保护下面的沟道区免受污染。随后去除多晶硅栅极并且在多晶硅栅极的地方形成包括功函数金属层的金属栅极。
图10示出形成具有在高k介电层上直接图案化的功函数金属层的集成电路的方法1000的一些实施例的流程图。
虽然本文将所公开的方法1000示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个分离的步骤和/或阶段中执行本文所述步骤的一个或多个。
在1002中，在衬底上方形成高k介电层。高k介电层可以包括用于晶体管的栅极电介质。衬底具有第一、第二、第三和第四器件区(具有不同类型或具有不同的设计阈值的晶体管)。
在1004中，在高k介电层上直接形成第一功函数金属层。
在1006中，图案化第一功函数金属层以留下位于第一和第二器件区内的第一和第二部分并且从第三和第四器件区去除第三和第四部分。
在1008中，在图案化的第一功函数金属层和高k介电层上方形成覆盖层和阻挡层。
在1010中，形成和图案化第二功函数金属层以留下位于第一器件区内的第一部分并且从第二器件区去除第二部分。
在1012中，形成和图案化第三功函数金属层以留下位于第一、第二和第三器件区内的第一、第二和第三部分并且从第四器件区去除第四部分。
在1014中，在第一、第二、第三和第四器件区处形成第四功函数金属层。
在1016中，形成用于金属栅极和源极/漏极区的导电接触件。
因此，本发明涉及包括具有直接设置在高k介电层上的功函数金属层的集成电路的集成电路以及相关的形成方法。
在一些实施例中，本发明涉及形成集成电路的方法。该方法包括在衬底上方形成高k介电层。该衬底包括第一器件区和第二器件区。该方法还包括在高k介电层上直接形成第一功函数金属层。该方法还包括图案化第一功函数金属层以留下第一器件区的第一栅极区处的第一功函数金属层，并且暴露第二器件区的第二栅极区处的高k介电层。
在上述方法中，还包括：在所述第一器件区的第一栅极区旁边形成源极/漏极区；以及在所述第二器件区的第二栅极区旁边形成源极/漏极区。
在上述方法中，其中，所述第一功函数金属层包括氮化钛(tin)。
在上述方法中，其中，通过施加湿蚀刻剂溶液图案化所述第一功函数金属层，所述湿蚀刻剂溶液具有大于1400的所述第一功函数金属层与所述高k介电层的蚀刻速率比。
在上述方法中，还包括：在图案化所述第一功函数金属层后，形成具有位于图案化的第一功函数金属层上方的第一部分和位于所述第二栅极区内的暴露的高k层上方的第二部分的第二功函数金属层。
在上述方法中，还包括：在图案化所述第一功函数金属层后，形成具有位于图案化的第一功函数金属层上方的第一部分和位于所述第二栅极区内的暴露的高k层上方的第二部分的第二功函数金属层，所述第二功函数金属层的第二部分形成为具有与所述第一功函数金属层的底面对准的底面。
在另外的实施例中，本发明涉及形成集成电路的方法。该方法包括在衬底上方形成高k介电层。衬底具有第一器件区、第二器件区、第三器件和第四器件区(具有不同类型或具有不同的阈值的晶体管)。该方法还包括在高k介电层上直接形成第一功函数金属层并且图案化第一功函数金属层以留下第一器件区的第一栅极区处的第一部分和第二器件区的第二栅极区处的第二部分，并且暴露位于第三器件区的第三栅极区和第四器件区的第四栅极区处的高k介电层。该方法还包括在图案化的第一功函数金属层和暴露的高k介电层上方形成第二功函数金属层并且图案化第二功函数金属层以留下第一栅极区处的第一部分并且去除第二栅极区处的第二部分。
在上述方法中，还包括：在所述第一功函数金属层和所述第二功函数金属层之间形成覆盖层；其中，所述覆盖层形成为覆盖所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区。
在上述方法中，还包括：在所述第一功函数金属层和所述第二功函数金属层之间形成覆盖层；其中，所述覆盖层形成为覆盖所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区，在所述覆盖层和所述第二功函数金属层之间形成阻挡层；其中，所述覆盖层形成为覆盖所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区。
在上述方法中，还包括：在所述第一功函数金属层和所述第二功函数金属层之间形成覆盖层；其中，所述覆盖层形成为覆盖所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区，在所述覆盖层和所述第二功函数金属层之间形成阻挡层；其中，所述覆盖层形成为覆盖所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区，所述第一功函数金属层和所述第二功函数金属层包括氮化钛(tin)，并且所述阻挡层包括氮化钽(tan)。
在上述方法中，还包括：形成和图案化第三功函数金属层以留下位于所述第一器件区、所述第二器件区和所述第三器件区内的第一部分、第二部分和第三部分并且去除所述第四器件区内的第四部分；在所述第一栅极区、所述第二栅极区、所述第三栅极区和第四栅极区内形成和图案化第四功函数金属层。
在上述方法中，在形成所述第一功函数金属层之前：在所述第一栅极区、所述第二栅极区、所述第三栅极区和所述第四栅极区内形成多晶硅栅极；在所述多晶硅栅极旁边形成侧壁间隔件；在所述第一栅极区和所述第二栅极区旁边形成p型源极/漏极区并且在所述第三栅极区和所述第四栅极区旁边形成n型源极/漏极区；以及去除所述多晶硅栅极。
在上述方法中，其中，所述第一器件区包括低阈值的p型晶体管，所述第二器件区包括标准的p型晶体管，所述第三器件区包括标准的n型晶体管，并且所述第四器件区包括低阈值的n型晶体管；其中，所述低阈值的p型晶体管和所述低阈值的n型晶体管具有比所述标准的p型晶体管和所述标准的n型晶体管的阈值更小的阈值。
在上述方法中，其中，所述第一功函数金属层和所述第二功函数金属层是相同的材料。
在上述方法中，其中，通过施加湿蚀刻剂图案化所述第一功函数金属层，所述湿蚀刻剂具有大于1400的所述第一功函数金属层与所述高k介电层的蚀刻速率比。
在又一其它的实施例中，本发明涉及一种集成电路。该集成电路包括具有第一器件区和第二器件区的衬底。该集成电路还包括设置在衬底上方的高k介电层和直接设置在高k介电层上的第一器件区的第一栅极区处的第一功函数金属层。该集成电路还包括具有位于第一栅极区处的第一功函数金属层上方的第一部分和位于第二器件区的第二栅极区上方的第二部分的第二功函数金属层。第二功函数金属层的第二部分的底面低于第一部分的底面。
在上述集成电路中，其中，所述第一器件区包括p型晶体管并且所述第二器件区包括n型晶体管。
在上述集成电路中，其中，所述第一功函数金属层和所述第二功函数金属层包括氮化钛(tin)。
在上述集成电路中，其中，所述第二功函数金属层的所述第二部分具有与所述第一功函数金属层的底面对准的底面。
在上述集成电路中，还包括：侧壁间隔件，设置在所述第一功函数金属层和所述第二功函数金属层的周围处；以及p型源极/漏极区和n型源极/漏极区，所述p型源极/漏极区位于所述第一功函数金属层旁边，所述n型源极/漏极区位于所述第二功函数金属层旁边。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
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