用于集成电路图案化的方法与流程

本发明实施例涉及用于集成电路图案化的方法。

背景技术：

半导体集成电路(IC)工业经历了指数式的增长。IC材料和设计中的技术进步已经产生了几代IC，其中每代都比前一代具有更小且更为复杂的电路。在IC的发展过程中，通常功能密度(即，每个芯片区域的互连器件的数量)增加而几何尺寸(即，使用制造工艺可以产生的最小部件(或线))减小。通常，这种按比例缩小工艺提供的优势包括增加生产效率和降低相关成本。但是这种按比例缩小工艺还增加了处理和制造IC的复杂性，为了实现这些进步，需要在IC处理和制造中的类似发展。

例如，光刻是经常用于IC工业中的技术以用于将IC设计转移至半导体衬底。通常的光刻工艺包括在衬底上形成硬掩模层，图案化硬掩模层以形成硬掩模，以及使用硬掩模作为蚀刻掩模蚀刻衬底。图案化硬掩模层通常包括在硬掩模层上方涂覆抗蚀剂(或者光刻胶)，将抗蚀剂暴露于诸如深紫外(DUV)线或远紫外(EUV)线的辐射中，以及显影光刻胶和部分地剥离光刻胶以在硬掩模层上方保留图案化的光刻胶。然后，将图案化的光刻胶用于硬掩模层的随后的蚀刻以形成硬掩模。随着器件的持续小型化，经常需要生产岛型(island type)小硬掩模。

技术实现要素：

根据本发明的一个实施例，提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽；利用离子束穿过所述沟槽处理所述硬掩模层，其中，对于蚀刻工艺而言所述硬掩模层的被处理的部分的蚀刻速率降低，同时对于所述蚀刻工艺而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变；在处理所述硬掩模层之后，去除所述第一材料层；利用所述蚀刻工艺去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

根据本发明的另一个实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF₂离子束中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

根据本发明的又另一实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF₂离子束中的一种；以及其中，所述蚀刻剂包括氢氧化铵和四甲基氢氧化铵中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是用于实施本发明的一个或多个实施例的在衬底上形成目标图案或器件的方法的流程图。

图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I和图2J是根据实施例的根据图1的方法形成目标器件的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

本发明通常涉及使用光刻工艺形成用于集成电路(IC)的图案或器件。尤其是，本发明涉及创建用于先进的IC制造工艺的岛型小硬掩模。

图1示出了根据本发明的各个方面的用于形成目标图案或器件的方法100的流程图。可以在方法100之前、之中或之后提供额外的操作，并且对于方法的其他实施例，可替换、省略或者移动所描述的一些操作。方法100仅仅是实例，并且除了权利要求中的明确表述之外，方法100不旨在限制本发明。以下结合图2A至图2J描述方法100，图2A至图2J示出了器件200在制造工艺中的各个阶段的截面示意图。器件200可以IC或者IC的一部分，IC可以包括静态随机存取存储器(SRAM)和/或其它逻辑回路，诸如电阻器、电容器和电感器的无源元件，以及诸如P型场效应晶体管(PFET)或n型FET(NFET)、金属氧化物场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管的有源组件，其他存储单元以及它们的组合。器件200可以包括三维器件和多栅极器件，诸如双栅极FET的、FinFET、三栅极FET、omegaFET以及全环栅器件，全环栅器件包括垂直的GAA器件和水平的GAA器件。

在操作102中，如图2A所示，方法100(图1)提供衬底202。参照图2A，在各个实施例中，衬底202包括一个或多个材料层。在实施例中，衬底202是半导体衬底(例如，晶圆)。在实施例中，衬底202包括晶体结构的硅。在可选的实施例中，衬底202包括诸如锗的其它元素半导体；诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体；以及诸如碳化硅锗、磷化镓砷或磷化镓铟的合金半导体。衬底202可以包括应变或应力的(以用于用于性能改进)绝缘体上硅(SOI)衬底，包括外延区，包括隔离区，包括掺杂区，包括一个或多个半导体器件或一个或多个半导体器件的部分，包括导电层和/或非导电层和/或包括其他合适的部件和层。例如，衬底202可以包括鳍式场效应晶体管(FinFET)。

在操作104中，方法100(图1)在衬底202上方形成硬掩模层204。参照图2B，在本实施例中，硬掩模层204使用非晶硅(a-Si)。在可选的实施例中，硬掩模层204可以使用二氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、碳化硅(SiC)、其他合适的材料或它们的组合。进一步地在本实施例中，硬掩模层204使用具有从约10埃到约范围的厚度的非晶硅。硬掩模层204可以通过化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的沉积方法来形成。例如，硬掩模层204可以通过CVD使用包括六氯乙硅烷(HCD或Si₂Cl₆)、二氯甲硅烷(DCS或SiH₂Cl₂)、双叔丁基氨基硅烷(BTBAS或C₈H₂₂N₂Si)和乙硅烷(DS或Si₂H₆)的化学品来形成。

在操作106中，方法100(图1)在硬掩模层204上方形成第一材料层206。参照图2C，第一材料层206使用不同于硬掩模层204的材料。在各个实施例中，第一材料层206和硬掩模层204具有高度蚀刻选择性。第一材料层206可以包含硅、氢、氧和/或碳，诸如旋涂玻璃(SOG)。在实施例中，第一材料层206是三层光刻中的下层。第一材料层206可以使用CVD、PVD、旋涂或其他合适的工艺来形成。

在操作108中，方法100(图1)在第一材料层上方形成光刻胶层210。参照图2D，在本实施例中，在形成光刻胶层210之前，方法100在第一材料层206上形成中间层208。中间层208可以是包括聚合物材料层或含硅材料层(诸如氧化硅、碳氧化硅和等离子体增强化学汽相沉积的氧化硅)的抗反射涂(ARC)层。在可选的实施例中，中间层208包含碳、氢和/或氧。中间层208可以通过CVD、PVD、ALD或其他合适的方法来形成。光刻胶层210形成于中间层208上。在可选的实施例中，在没有中间层208的情况下，光刻胶层210可以直接形成在第一材料层206上方。在各个实施例中，光刻胶层210通过旋涂工艺及随后的软烘烤工艺来形成。

光刻胶层210可能是正性光刻胶或负性光刻胶。正性光刻胶通常不能溶解于光刻胶显影液中，但是，可以通过将正性光刻胶暴露在诸如深紫外(DUV)线、远紫外(EUV)线、电子束(e-束)、X射线或其他合适的辐射的辐射来使正性光刻胶是可溶的。一个示例性正性光刻胶材料是包含由酸不稳定基团(ALG)保护的主链聚合物的化学放大光刻胶(CAR)。负性光刻胶通常具有相反的性能-通常溶于光刻胶显影液中，通过将负性光刻胶暴露于诸如DUV线、EUV线、e-束、X射线或其他合适的辐射的辐射而将负性光刻胶中来使负性光刻胶是不可溶的。一个示例性负性光刻胶是当受到辐射时形成分子内和/或分子间交联的聚合物，诸如乙基(α-羟基)丙烯酸酯(EHMA)和甲基丙烯酸(MAA)的聚合作用。

在操作110中，方法100(图1)图案化光刻胶层210从而形成光刻胶图案210'。参照图2E，在本实施例中，光刻胶图案210'包括沟槽212，也被称为光刻胶沟槽212。在进一步的实施例中，光刻胶沟槽212具有小的外形尺寸以用于在硬掩模层204中形成岛型小硬掩模。

岛型硬掩模(即与硬掩模部件的其余部分隔离的硬掩模部件)常用于IC制造。例如，当形成用于SRAM单元的接触层时，线端切割掩模(line-end cut mask)用于限定最终部件。线端切割掩模是岛型掩模。然而，随着半导体工艺持续向着更小的节点(诸如22nm、10nm或更小)发展，形成用于光刻的岛型小硬掩模始终是一项挑战。一个原因是小的光刻胶图案遭受光刻胶剥落的问题。如果图案化光刻胶层210以形成岛型小光刻胶图案，像在传统的光刻工艺中，岛型小光刻胶图案不能跟很好地附着于下层(例如，中间层208)以及在光刻工艺中能够容易地脱落。这是所不期望的。一个抵抗光刻胶层剥落的方法是使用反向(reverse)图案化方法。反向图案化方法中，首先，图案化光刻胶以具有小的光刻胶沟槽(诸如光刻胶沟槽212)。然后，通过蚀刻硬掩模层和在硬掩模层和光刻胶之间的任何中间层来将光刻胶沟槽转印到硬掩模层(诸如硬掩模层204)以形成硬掩模沟槽。接下来，用介电材料过填充硬掩模沟槽以及实施化学机械平坦化(CMP)工艺以去除过量的介电材料。最后，通过可选的蚀刻工艺去除硬掩模层，留下介电材料作为岛型小掩模。反向图案化方法解决了光刻胶剥落的问题。然而，它有自己的缺点。第一，由于使用了额外的介电材料以及相关的沉积、CMP和蚀刻工艺，引发额外的成本。第二，由于在衬底上方额外的工艺(例如，硬掩模层被两次蚀刻)，可以在制造的器件中诱发更多的缺陷。如下所述，所提供的主题(subject matter)优于传统岛型光刻胶图案化方法和反向图案化方法。

仍然参照图2E，在实施例中，操作110(图1)使用光掩模(或掩模或标线)图案化光刻胶层。可选的，操作110可以使用诸如电子束直写入(EBDW)的无掩模图案化技术。在实施例中，图案化光刻胶层210包括将光刻胶层210暴露于辐射、曝光后烘烤、在光刻胶显影液中对光刻胶层210显影和硬烘烤从而去除光刻胶层210曝光的部分(或在负性光刻胶的情况下未曝光的部分)以及在中间层208上留下光刻胶层210未曝光的部分作为光刻胶图案210'。辐射可以是DUV线、EUV线、电子束、x-射线、离子束或其他合适的辐射。在使用光掩模图案化光刻胶层201的实施例中，光掩模可以是诸如穿透掩模(transmissive mask)或反射掩模的不同类型，以及可以在诸如二元掩模或相位移掩模(PSM)的各种工艺中形成。在实施例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在不透明区中的不透明材料(例如，铬)。在另一个实施例中，PSM包括配置为具有合适的相位差以增强分辨率和成像质量的各种部件。在各种实施例中，可以对光刻胶层210图案化以包括任何数量的沟槽图案，以及沟槽图案可以具有任何形状和尺寸。

在操作112中，方法100(图1)将光刻胶沟槽212转印至第一材料层206，从而形成图案化的第一材料层206'。在本实施例中，操作112包括通过光刻胶沟槽212蚀刻中间层208和第一材料层206。蚀刻工艺可以包括干(等离子体)蚀刻、湿蚀刻和/或其他蚀刻方法。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(如,HBr和/或CHBR₃)、含碘气体、其他合适的气体和/或等离子体以及/或它们的组合。例如，湿蚀刻工艺可以使用稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨的蚀刻剂或其他合适的湿蚀刻剂。一个或多个蚀刻工艺在第一材料层206中形成沟槽214。蚀刻第一材料层206之后，去除光刻胶图案210'和中间层208。例如，可以通过使用光刻剥离液(photoresist stripper)、碱性水溶液、胺混合溶剂或有机溶剂的湿蚀刻工艺去除光刻胶图案210'。可以通过可选地调整以去除中间层208同时保持图案化的第一材料层206'大致不变的干蚀刻、湿蚀刻和/或其它蚀刻方法来去除中间层208。

在本实施例中，第一材料层206和硬掩模层204具有高蚀刻选择性。也就是说，当在形成沟槽214的蚀刻工艺(例如，干蚀刻工艺)中蚀刻第一材料层206时，在蚀刻工艺中硬掩模层204保持大致不变。操作112的结果是，如图2F所示，沟槽214形成在第一材料层206中以及暴露硬掩模层204的一部分。

在操作114中，方法100(图1)用离子束216处理硬掩模层204。参照图2G，离子束216朝向器件200的顶面。由于图案化的第一材料层206'部分地覆盖硬掩模层204，只能用离子束216处理硬掩模层204的与沟槽214对应的或被沟槽214暴露的部分。在本实施例中，将硬掩模层204被被处理的部分标记为204A而硬掩模层204未被被处理的部分标记为204B。在本实施例中，结合目标蚀刻剂，离子束216降低被被处理的部分204A的蚀刻速率。具体地，结合目标蚀刻剂，被处理的部分204A比未被处理的部分204B获得更低的蚀刻速率(或更高的蚀刻抗性)。在实施例中，硬掩模层204包括非晶硅，离子束216包括B离子或BF₂离子，以及目标蚀刻剂包括氢氧化铵或四甲基氢氧化铵。实验表明，在经过B离子束或BF₂离子束处理后，非晶硅在氢氧化铵或四甲基氢氧化铵中的蚀刻速率显著下降。在一个例子中，蚀刻速率从大约每分钟(/分钟)下降到大约/分钟。

在实施例中，通过离子注入机生成作为聚焦离子束的离子束216。在实施例中，离子束216是B离子束或BF₂离子束以及提供为具有从约1.0kV到约50kV的离子能量和从约1×e¹³离子/cm²到约1×e¹⁶离子/cm²的离子剂量。在可选的实施例中，离子束216可以包括以下离子种类的一个：C,P,In,Ge,As,Si和Yb。进一步地，离子束216可以以从0度(着器件200的顶面的法线)到约45度(在法线的两边)的范围的倾斜角以及以合适的扭角朝向硬掩模层204。在实施例中，可以使用离子束在从-100摄氏度到约100摄氏度的范围的温度中实施硬掩模层204的离子束处理大约3秒到大约600秒。

除了通过沟槽214，图案化的第一材料层206'有效地阻挡了离子束216到达硬掩模层204。在实施例中，第一材料层206'的蚀刻速率保持大致不受离子束216的影响。进一步地，在蚀刻工艺中图案化的第一材料层206'和硬掩模层204(包括被处理的和未被处理的部分)仍然具有足够的蚀刻选择性。

在实施例中，期望保持衬底202大致不受离子束216的影响。在进一步的本实施例中，仔细地设计了硬掩模层204的厚度和离子束216的特性(诸如离子能量、离子剂量、束倾斜角和扭角)，使得离子束216彻底处理硬掩模层部分204A但是不(或稍微)穿透衬底202。

在实施例中，操作114进一步包括在使用离子束216处理硬掩模层204之后的退火工艺。例如，退火工艺可以包括微秒退火(μSSA)工艺、微波退火(MWA)工艺、快速退火(RTA)工艺和/或其他合适的退火工艺。退火工艺可以改进被处理的部分204的临界尺寸和轮廓，以及相应的改进最终的岛型小硬掩模的临界尺寸和轮廓。

在操作116中，方法100(图1)使用可以包括干(等离子体)蚀刻、湿蚀刻和/或其他蚀刻方法的蚀刻工艺去除图案化的第一材料层206'。例如，干蚀刻可以采用含氧气体、含氟气体、含氯气体、含溴气体、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以使用具有稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨的蚀刻剂或其他合适的湿蚀刻剂。如图2所示，在本实施例中，调整蚀刻工艺以可选地去除图案化的第一材料层206'同时保持包括被处理的部分204A和未被处理的部分204B的硬掩模层204大致不改变。

在操作118中，方法100(图1)去除硬掩模层204的未处理部分204B。蚀刻工艺可以包括干(等离子体)蚀刻、湿蚀刻和/或其他蚀刻方法。在本实施例中，硬掩模层204包括非晶硅以及蚀刻工艺使用氢氧化铵或四甲基氢氧化铵作为蚀刻剂。在操作114中，由于离子束的处理，被处理的部分204A和未被处理的部分204B在蚀刻工艺中具有高度蚀刻选择性。结果，通过蚀刻工艺去除未被处理的部分204B，同时被处理的部分204A保持大致未改变并在衬底202上方成为硬掩模204A'。根据被处理的和未被处理的部分204A和204B之间的蚀刻选择性，硬掩模204A'可以与被处理的部分204A相同或大致相同。参照图2I，示出了在衬底202上方具有硬掩模204A'的器件200。在本实施例中，硬掩模204A'是用于蚀刻衬底202的岛型小硬掩模。与传统的形成岛型小硬掩模的方法相比，所提供的主题具有许多优点。第一，由于掩模部件形成为光刻胶沟槽(例如，光刻胶沟槽212)，因此所提供的主题克服了光刻胶剥落的问题。第二，所提供的主题直接在硬掩模层中形成岛型小硬掩模(例如，硬掩模层204)以及不需要反向(reverse)材料和相关的工艺。因此，除了其他的好处之外，所提供的主题更经济划算。

在操作120中，方法100(图1)用硬掩模204A'作为蚀刻掩模来蚀刻衬底202。参照图2J，示出了具有蚀刻过的衬底202的器件200。硬掩模204A'用作蚀刻掩模以及使衬底202的部分202A免受蚀刻。在本实施例中，部分202A在衬底202上形成岛型小部件。可以使用干蚀刻、湿蚀刻、反应离子蚀刻和/或其他蚀刻方法蚀刻衬底202。在另一个实施例中，硬掩模204A'在芯轴切割工艺中作为切割掩模。在芯轴切割工艺中，在第一曝光中芯轴掩模限定芯轴图案以及第二曝光中切割掩模(诸如硬掩模204A')限定切割图案。例如，芯轴图案可以是用于FinFET的鳍、SRAM单元中的接触线(contact lines)等。切割图案限定了从芯轴图案或它的衍生产品中将被去除的区域。最终图案包括芯轴图案加衍生产品，但不包括切割图案。应该注意，所提供的主题可以用于形成任何类型的硬掩模，不限于岛型小硬掩模。在这方面，硬掩模204A'可以具有任何形状和尺寸以及通过方法100可以用于形成诸如隔离部件、源极/漏极部件、栅极堆叠件、接触件(contacts)、通孔和金属互连器的各种IC部件。例如，可以在蚀刻衬底202之后通过干蚀刻、湿蚀刻或其他蚀刻方法去除硬掩模204A'。

在操作122中，方法100(图1)实施进一步步骤以完成器件200的制造。例如，方法100可以在衬底202中或上形成诸如晶体管的有源元件；形成高k金属栅极堆叠件；形成多层互连结构；和形成具有各种有源和无源器件的逻辑电路和/或存储单元。

尽管不旨在限制，本发明为制造IC提供了很多好处。例如，本发明的实施例可以有利地用于形成岛型小硬掩模。与传统的形成岛型小硬掩模的方法相比，由于硬掩模首先形成为光刻胶沟槽，因此所提供的主题克服了光刻胶剥落的问题。进一步地，所提供的主题直接在硬掩模层中形成岛型小硬掩模而不需要反向材料填充和关联工艺(诸如沉积、CMP和蚀刻)。因此，所提供的主题节约了材料和处理的费用以及帮助减少IC器件中的缺陷。所提供的主题可以容易地集成至现有的IC制造流程内以及用于形成各种蚀刻掩模，不限于岛型小硬掩模。事实上，目前所讨论的具体实施例仅仅是实例，本发明所要求的范围不限制于这个方面。

在一个示例性方面，本发明涉及一种图案化衬底的方法。方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括穿过沟槽用离子束处理硬掩模层，其中，对于蚀刻工艺而言硬掩模层的被处理的部分的蚀刻速率降低，同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不改变。方法进一步包括在处理硬掩模层之后去除第一材料层。方法进一步包括用蚀刻工艺去除硬掩模层的未被处理的部分，从而在衬底上方形成硬掩模。方法进一步包括用硬掩模作为蚀刻掩模来蚀刻衬底。

在另一示例性方面，本发明涉及一种图案化衬底的方法。方法包括在衬底上方形成硬掩模层，其中，硬掩模层包括非晶硅。方法进一步包括在硬掩模层上方形成第一材料层以及在第一材料层中形成沟槽，沟槽暴露硬掩模层的第一部分。方法进一步包括用离子束处理第一部分，因此，对于蚀刻剂而言减小第一部分的蚀刻速率，同时对于蚀刻剂而言硬掩模层未处理的部分的蚀刻速率保持大致不改变。离子束是B离子束和BF₂离子束的一种。方法进一步包括处理第一部分之后去除第一材料层。方法进一步包括用蚀刻剂去除硬掩模层的未被处理的部分，从而在衬底上方形成硬掩模，以及用硬掩模作为蚀刻掩模来蚀刻衬底。

在又另一示例性方面，本发明涉及一种图案化衬底的方法。方法包括在衬底上方形成硬掩模层，其中，硬掩模层包括非晶硅；以及在硬掩模层上方形成第一材料层。方法进一步包括在第一材料层中形成沟槽，沟槽暴露硬掩模层的第一部分。方法进一步包括用离子束处理第一部分，因此，对于蚀刻剂而言减小第一部分的蚀刻速率，同时对于蚀刻剂而言硬掩模层的未处理的部分的蚀刻速率保持大致不改变。离子束是B离子束和BF₂离子束的一种。蚀刻剂包括氢氧化铵和四甲基氢氧化铵的一种。方法进一步包括处理第一部分之后去除第一材料层。方法进一步包括用蚀刻剂去除硬掩模层的未被处理的部分，从而在衬底上方形成硬掩模，以及使用硬掩模作为蚀刻掩模来蚀刻衬底。

根据本发明的一个实施例，提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽；利用离子束穿过所述沟槽处理所述硬掩模层，其中，对于蚀刻工艺而言所述硬掩模层的被处理的部分的蚀刻速率降低，同时对于所述蚀刻工艺而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变；在处理所述硬掩模层之后，去除所述第一材料层；利用所述蚀刻工艺去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

在上述方法中，所述离子束是具有从约1.0kV到约50kV的离子能量和从约1×e¹³离子/cm²到约1×e¹⁶离子/cm²的离子剂量的B离子束或BF₂离子束。

在上述方法中，以从约0度到约45度的范围的倾斜角来提供所述离子束。

在上述方法中，所述离子束是B、BF₂、C、P、In、Ge、As、Si和Yb中的一种。

在上述方法中，所述硬掩模层包括非晶硅(a-Si)以及所述离子束是B和BF₂中的一种。

在上述方法中，所述蚀刻工艺使用氢氧化铵和四甲基氢氧化铵中的一种。

在上述方法中，所述第一材料层包括硅、氢、氧和碳。

在上述方法中，所述硬掩模层包括氧化硅(SiO₂)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳化硅(SiC)或它们的组合。

在上述方法中，去除所述第一材料层使用另一蚀刻工艺，所述另一蚀刻工艺在所述硬掩模层保持大致不变的同时选择性地去除所述第一材料层。

在上述方法中，形成所述沟槽进一步包括：在所述第一材料层上方形成光刻胶层；图案化所述光刻胶层以形成光刻胶沟槽；以及将所述光刻胶沟槽转印至所述第一材料层。

在上述方法中，形成所述沟槽进一步包括：在形成所述光刻胶层之前，在所述第一材料层上方形成抗反射涂层。

在上述方法中，在所述第一材料层中形成所述沟槽包括另一个蚀刻工艺，所述另一个蚀刻工艺在所述硬掩模层保持大致不变的同时选择性地去除所述第一材料层。

在上述方法中，所述衬底保持大致不受所述离子束的影响。

在上述方法中，所述第一材料层的蚀刻速率保持大致不受所述离子束的影响。

根据本发明的另一个实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF₂离子束中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；以及利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

在上述方法中，所述蚀刻剂是氢氧化铵和四甲基氢氧化铵中的一种。

在上述方法中，所述衬底保持大致不受所述离子束的影响。

在上述方法中，去除所述第一材料层和在所述第一材料层中形成所述沟槽均包括蚀刻工艺，所述蚀刻工艺在所述硬掩模层保持大致不变的同时选择性地去除所述第一材料层。

根据本发明的又另一实施例，还提供了一种图案化衬底的方法，所述方法包括：在所述衬底上方形成硬掩模层，其中，所述硬掩模层包括非晶硅；在所述硬掩模层上方形成第一材料层；在所述第一材料层中形成沟槽，所述沟槽暴露所述硬掩模层的第一部分；利用离子束处理所述第一部分，使得对于蚀刻剂而言所述第一部分的蚀刻速率降低，同时对于所述蚀刻剂而言所述硬掩模层的未被处理的部分的蚀刻速率保持大致不变，其中，所述离子束是B离子束和BF₂离子束中的一种；以及其中，所述蚀刻剂包括氢氧化铵和四甲基氢氧化铵中的一种；在处理所述第一部分之后，去除所述第一材料层；利用所述蚀刻剂去除所述硬掩模层的所述未被处理的部分，从而在所述衬底上方形成硬掩模；利用所述硬掩模作为蚀刻掩模来蚀刻所述衬底。

在上述方法中，去除所述第一材料层和在所述第一材料层中形成所述沟槽均包括蚀刻工艺，所述蚀刻工艺在所述硬掩模层保持大致不变的同时选择性地去除所述第一材料层。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此它们可以做出多种变化、替换以及改变。