专利名称：应用于集成电路的图案化的方法
技术领域：
本发明是有关于一种应用于集成电路的图案化的方法，且特别是有关于一种可以缩小微影蚀刻工艺限制的图案化方法。
背景技术：
随着半导体元件的尺寸日渐缩小，对微影工艺的分辨率(Resolution)的要求也愈来愈高。由于微影工艺的分辨率主要是由曝光光源的波长(Wavelength)来决定，故由微影(或再加上蚀刻)工艺所得的罩幕层图案(Mask Pattern)之间必有一定的距离。当此罩幕层为一蚀刻罩幕层时，即表示其所定义的待蚀刻层图案的间隙或开口尺寸无法再行缩减。
目前用来将光阻层图案化的微影工艺的极限大约是能将光阻层图案化成具有3∶1的深宽比(Aspect Ratio)的图案。然而，由于光阻层的厚度必须足够厚才具有足够的抗蚀刻能力，因此无法直接利用降低光阻层的厚度的方式来达要元件缩小化的目的。
为了解决上述的问题，公知方法有利用具有较高抗蚀刻能力的硬罩幕层来作为蚀刻罩幕。换言之，此方法是先利用光阻层将硬罩幕层图案化之后，再使用此硬罩幕层作为蚀刻罩幕以图案化位于硬罩幕层底下的材料层。由于硬罩幕层与材料层之间具有较高的蚀刻选择比，因此硬罩幕层的厚度不需太厚，因而可以使光阻层厚度的需求降低，藉以克服上述微影工艺的限制。然而，此种方法具有许多缺点，其一，硬罩幕层的材质必须依照材料层来作选择，因此对于不同的材料层必须选择不同的硬罩幕层，而使得工艺设计较为烦杂。其二，由于硬罩幕层与光阻层的材质为相异的两种材质，因此要将光阻层与硬罩幕层移除必须两道移除步骤，而使得工艺较为复杂且成本较高。
发明内容
因此本发明的目的就是在提供一种应用于集成电路的图案化的方法，以克服现今微影蚀刻工艺的限制。
本发明的目的再一目的是提供一种应用于集成电路的图案化的方法，以解决公知利用硬罩幕层来克服微影蚀刻工艺时所会产生的种种缺点。
本发明提出一种应用于集成电路的图案化的方法，此方法是首先在一基底上形成一材料层，并且在材料层上形成一光阻层，其中此光阻层的厚度足够薄，因此能克服图案化光阻层时的一微影工艺的限制，而且此图案化后的光阻层其尺寸为一目标关键尺寸。接着在光阻层上形成一衬套层，其中衬套层的高度大于衬套层的宽度，换言之，此衬套层形成在光阻层顶部的厚度较其形成在光阻层侧壁的厚度厚。在本发明中，此衬套层的材质例如是一高分子材料，且形成此衬套层的方法例如是利用一等离子增益型化学气相沉积法(PECVD)。之后对衬套层进行一处理步骤，以移除位于光阻层侧壁的衬套层。然后，利用保留下来的衬套层作为一蚀刻罩幕进行一蚀刻工艺，以将材料层图案化，而形成一图案化的材料层。最后再将衬套层以及光阻层同时移除。
本发明又提出一种应用于集成电路的图案化的方法，此方法首先在一基底上形成一材料层，并且在材料层上形成一光阻层，其中此光阻层的厚度足够薄，而能克服图案化光阻层时的一微影工艺的限制，而且此图案化后的光阻层其尺寸小于目标关键尺寸。之后，在光阻层上形成一衬套层，其中形成在光阻层上的衬套层的尺寸符合目标关键尺寸。在本发明中，此衬套层的材质例如是一高分子材料，且形成此衬套层的方法例如是利用一等离子增益型化学气相沉积法(PECVD)。随后，利用衬套层作为一蚀刻罩幕进行一蚀刻工艺，以将材料层图案化，而形成一图案化的材料层。最后再将衬套层以及光阻层同时移除。
在本发明中，为了因应元件的缩小化，因此将光阻层作薄以克服微影工艺的限制，虽然光阻层的厚度不足以抵抗蚀刻工艺，但本发明并非使用光阻层来作为蚀刻罩幕，而是利用光阻层上的衬套层来作为蚀刻罩幕之用。因此本发明的方法可以克服微影蚀刻工艺的限制，而达到元件缩小化的目的。
此外，由于形成在光阻层表面的衬套层为高分子材料，其与光阻层同样为有机高分子材质，因此利用此衬套层作为蚀刻罩幕对多种材料层皆适用，因而可以解决公知使用硬罩幕层时，需依照材料层的材质而加以选择硬罩幕层的问题。
再者，也因为衬套层与光阻层同样为有机高分子材质，因此在图案化材料层的步骤后，可以同时将光阻层以及衬套层移除，而不需两道的移除步骤。
图1A至图1D是依照本发明一较佳实施例的应用于集成电路的图案化的方法流程示意图；以及图2A至图2C是依照本发明另一较佳实施例的应用于集成电路的图案化的方法流程示意图。
100、200基底102、202材料层102a、202a图案化的材料层104、204光阻层106、206衬套层108未经处理步骤的图案轮廓a衬套层的高度b衬套层位于光阻层侧壁的厚度c关键尺寸具体实施方式
第一实施例图1A至图1D所示，其为依照本发明一较佳实施例的应用于集成电路的图案化的方法流程示意图。
请参照图1A，首先在一基底100上形成一材料层102。其中，材料层102可以是一介电材料层(例如氧化层、氮化硅层或是氮氧化硅层)或是一导电材料层(例如金属层或是多晶硅层)。并且，在材料层102上形成一图案化的光阻层104，其中光阻层104的厚度足够薄，而能克服图案化光阻层时的一微影工艺的限制，而增加微影工艺的分辨率。而且此光阻层104的尺寸为一目标关键尺寸。
之后，请参照图1B，在光阻层104的表面上形成一衬套层106，其中衬套层106的高度“a”大于厚度“b”，其中厚度“b”为形成在光阻层104侧壁的衬套层106的厚度。且衬套层106形成在光阻层104顶部的厚度较其形成在光阻层106侧壁的厚度厚。
在本实施例中，此衬套层106的材质例如是一高分子材料，而形成此衬套层106的方法例如是利用一等离子增益型化学气相沉积法(PECVD)，且此等离子增益型化学气相沉积法所使用的一反应气体包括CxFy以及CHmFn。更详细的说明是，此等离子增益型化学气相沉积法的一反应气体主成分例如是二氟甲烷(CH2F2)，或者是二氟甲烷(CH2F2)与八氟丁烯(C4F8)的混合气体，或者是二氟甲烷(CH2F2)与三氟甲烷(CHF3)的混合气体。另外，进行此等离子增益型化学气相沉积法的一压力例如是介于1～100mTorr之间。且其功率例如是介于500～2000W之间。再者，进行此等离子增益型化学气相沉积法的一自我偏压值例如为介于0～-400V之间，且沉积速率例如是介于600～6000埃/分钟之间。此外，此等离子增益型化学气相沉积法的反应气体中尚可选择性的加入氩气(Ar)、一氧化碳(CO)、氧气(O2)以及氮气(N2)等等。
之后，请参照图1C，对衬套层106进行一处理步骤，以移除位于光阻层106侧壁的衬套层106。其中，此处理步骤例如是一等离子处理步骤，以移除衬套层106的部分厚度。原先衬套层106在经历等离子处理步骤之前的轮廓如虚线108所示，而衬套层106在经等离子处理步骤之后，除了光阻层104侧壁的衬套层106会被移除之外，位于光阻层104顶部的衬套层106也会同时被移除部分厚度。特别是，由于先前在形成衬套层106的步骤中已控制衬套层106的高度“a”需大于位于光阻层104侧壁的衬套层106的厚度“b”，因此衬套层106在历经等离子处理步骤之后，其保留下来的高度仍然具有足够的抗蚀刻能力。
接续，以衬套层106为一蚀刻罩幕进行一蚀刻工艺，以图案化材料层102，而形成一图案化的材料层102a，如图1D所示。最后，将衬套层106以及光阻层104同时移除。在此，由于衬套层106与光阻层104同样为有机高分子材质，因此衬套层106与光阻层104可以同时移除，而不需两道移除步骤。
在本发明中，为了克服光阻层104的微影工艺的限制，因此将光阻层104的厚度作薄，虽然此光阻层104的厚度并不足以抵抗后续的蚀刻工艺，由于但本发明并非以此光阻层104作为蚀刻罩幕，而是以后续形成在光阻层104上的衬套层106来作为蚀刻罩幕，因此，利用本发明的方法可以克服微影工艺以及蚀刻工艺之限制，而使的元件的尺寸得以顺利的缩小化。
第二实施例图2A至图2C所示，其为依照本发明另一较佳实施例的应用于集成电路的图案化的方法流程示意图。
请参照图2A，首先在一基底200上形成一材料层102。其中，材料层202可以是一介电材料层(例如氧化层、氮化硅层或是氮氧化硅层)或是一导电材料层(例如金属层或是多晶硅层)。并且，在材料层202上形成一图案化的光阻层204，其中光阻层204的厚度足够薄，藉以克服图案化光阻层时的一微影工艺的限制，而且所形成的光阻层204的尺寸“c”小于目标关键尺寸。
之后，请参照图2B，在光阻层204的表面上形成一衬套层206，其中衬套层206的宽度“c”等于目标关键尺寸。换言之，本实施例可以控制所形成的衬套层206的宽度“c”恰巧符合目标关键尺寸。
在本实施例中，此衬套层206的材质例如是一高分子材料，而形成此衬套层206的方法例如是利用一等离子增益型化学气相沉积法(PECVD)，且此等离子增益型化学气相沉积法所使用的一反应气体包括CxFy以及CHmFn。关于此等离子增益型化学气相沉积法的详细参数与第一实施例相似，在此不再赘述。
接续，以衬套层206为一蚀刻罩幕进行一蚀刻工艺，以图案化材料层202，而形成图案化的材料层202a，如图2C所示。最后，将衬套层206以及光阻层204同时移除。在此，由于衬套层206与光阻层204同样为有机高分子材质，因此衬套层206与光阻层204可以同时移除，而不需两道移除步骤。
如先前所述，在本发明中，为了克服光阻层204的微影工艺的限制，因此将光阻层204的厚度作薄，虽然此光阻层204的厚度并不足以抵抗后续的蚀刻工艺，但由于本发明并非以此光阻层204作为蚀刻罩幕，而是以后续形成在光阻层204上的衬套层206来作为蚀刻罩幕，因此，利用本发明的方法可以克服微影工艺以及蚀刻工艺的限制，而使的元件的尺寸得以顺利的缩小化。除此之外，本实施例更利用衬套层206的宽度来吻合元件的关键尺寸“c”。由于在半导体工艺中，元件关键尺寸的控制相当重要，对于控制元件关键尺寸的方法也已有许多研究。在此，本发明提出另一种有别于其它公知的方法，来控制元件的关键尺寸。本发明利用控制衬套层206成长厚度的方法来控制元件的关键尺寸，此种方式不但可以达到控制元件关键尺寸的目的，而且也非常简易。
综合以上所述，本发明具有下列优点1.在本发明中，为了因应元件的缩小化，因此将光阻层作薄以克服微影工艺的限制，虽光阻层的厚度不足以抵抗蚀刻工艺，但本发明并非使用光阻层来作为蚀刻罩幕，而是利用光阻层上的衬套层来作为蚀刻罩幕之用。因此本发明的方法可以克服微影蚀刻工艺的限制，而达到元件缩小化的目标。
2.在本发明中，由于形成在光阻层上的衬套层为高分子材料，其与光阻层同样为有机材质，因此利用此衬套层作为蚀刻罩幕对多种材料层皆适用，因而可以解决公知使用硬罩幕层时，需依照材料层的材质而加以选择硬罩幕层的问题。
3.由于衬套层与光阻层同样为有机高分子材料，因此在图案化材料层的步骤后，便可以同时将光阻层以及衬套层移除，而不需两道的移除步骤。
权利要求
1.一种应用于集成电路的图案化的方法，其特征是，该方法包括在一基底上形成一材料层；在该材料层上形成图案化的一光阻层；在该光阻层上形成一衬套层，其中该衬套层的高度大于该衬套层位于该光阻层侧壁的厚度；对该衬套层进行一处理步骤，以移除位于该光阻层侧壁的该衬套层；以及利用该衬套层作为一蚀刻罩幕而进行一蚀刻工艺，以图案化该材料层。
2.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，该光阻层的厚度足够薄，而能克服图案化该光阻层时的一微影工艺的限制。
3.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，该衬套层形成在该光阻层顶部的厚度较其形成在该光阻层侧壁的厚度厚。
4.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，该衬套层的材质为一高分子材料。
5.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，形成该衬套层的方法利用一等离子增益型化学气相沉积法。
6.如权利要求5所述的应用于集成电路的图案化的方法，其特征是，该等离子增益型化学气相沉积法所使用的一反应气体包括CxFy以及CHmFn。
7.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，该材料层包括介电材料层或是导电材料层。
8.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，该处理步骤包括一等离子处理步骤。
9.如权利要求1所述的应用于集成电路的图案化的方法，其特征是，在图案化该材料层之后更包括同时将该衬套层以及该光阻层移除。
10.一种应用于集成电路的图案化的方法，其特征是，该方法包括在一基底上形成一材料层；在该材料层上形成一光阻层，其中该光阻层的尺寸小于一目标关键尺寸；在该光阻层上形成一衬套层，其中形成在该光阻层上的该衬套层的尺寸符合该目标关键尺寸；以及利用该衬套层作为一蚀刻罩幕而进行一蚀刻工艺，以图案化该材料层。
11.如权利要求10所述的应用于集成电路的图案化的方法，其特征是，该光阻层的厚度足够薄，而能克服图案化该光阻层时的一微影工艺的限制。
12.如权利要求10所述的应用于集成电路的图案化的方法，其特征是，该衬套层的材质为一高分子材料。
13.如权利要求10所述的应用于集成电路的图案化的方法，其特征是，形成该衬套层的方法是利用一等离子增益型化学气相沉积法。
14.如权利要求13所述的应用于集成电路的图案化的方法，其特征是，该等离子增益型化学气相沉积法所使用的一反应气体包括CxFy以及CHmFn。
15.如权利要求10所述的应用于集成电路的图案化的方法，其特征是，该材料层包括介电材料层或是导电材料层。
16.如权利要求10所述的应用于集成电路的图案化的方法，其特征是，在图案化该材料层之后更包括同时将该衬套层以及该光阻层移除。
全文摘要
一种应用于集成电路的图案化的方法，此方法首先在一基底上形成一材料层，并且在材料层上形成图案化的一光阻层，其中此光阻层的厚度足够薄，而能克服微影工艺的限制。接着在光阻层表面形成一衬套层，其中此衬套层的高度为其位于光阻层侧壁的厚度。之后对衬套层进行一处理步骤，以移除位于光阻层侧壁的衬套层。然后进行一蚀刻工艺，以图案化材料层。在本发明中，由于光阻层的厚度足够薄，因而可以克服微影工艺的限制，再加上图案化材料层时是利用衬套层作为蚀刻罩幕，而并非使用光阻层来作为蚀刻罩幕，因此仍可以使材料层顺利的被图案化。
文档编号G03F7/00GK1518064SQ0310036
公开日2004年8月4日 申请日期2003年1月13日 优先权日2003年1月13日
发明者钟维民 申请人:旺宏电子股份有限公司