集成电路及其制造方法与流程

本发明实施例是关于一种集成电路及其制造方法。

背景技术：

半导体元件为制造在半导体晶圆基板上的微小的电组件。以数种制造方法形成这些元件并连接彼此以形成集成电路。每个晶片上可具有数个集成电路且具有执行一系列有用的功能以操作电子器材。举例而言，电子器材可为移动电话、个人电脑，以及个人游戏装置。从这些受欢迎的装置的尺寸可看出形成在晶片上的元件具有微小的体积。

技术实现要素：

根据本发明的一实施例，集成电路包含基板、至少一n型半导体元件，以及至少一p型半导体元件。n型半导体元件位于基板上。n型半导体元件包含具有底表面及至少一侧壁的栅极结构。n型半导体元件的栅极结构的底表面和n型半导体元件的栅极结构的侧壁交会以形成一内角。p型半导体元件位于基板上。p型半导体元件包含具有底表面及至少一侧壁的栅极结构。p型半导体元件的栅极结构的底表面和p型半导体元件的栅极结构的侧壁交会以形成一内角，此内角小于n型半导体元件的栅极结构的内角。

根据本发明的另一实施例，集成电路包含基板、至少一n型半导体元件，以及至少一p型半导体元件。n型半导体元件位于基板上。n型半导体元件包含第一栅极结构。第一栅极结构包含顶部部分及位于顶部部分与基板之间的底部部分。顶部部分具有第一顶部宽度，而底部部分具有第一底部宽度。p型半导体元件位于基板上。p型半导体元件包含第二栅极结构。第二栅极结构包含顶部部分及位于顶部部分与基板之间的底部部分。顶部部分具有第二顶部宽度，而底部部分具有第二底部宽度。第一栅极结构和第二栅极结构实质上满足：

(wb1-wt1)>(wb2-wt2)，其中wb1为第一栅极结构的底部部分的第一底部宽度，wt1为第一栅极结构的顶部部分的第一顶部宽度，wb2为第二栅极结构的底部部分的第二底部宽度，而wt2为第二栅极结构的顶部部分的第二顶部宽度。

根据本揭露的又一实施例，用于制造集成电路的方法包含在基板上形成栅极层。栅极层具有第一部分及第二部分。使用多个第一掺杂剂掺杂栅极层的第一部分，而在使用第一掺杂剂的同时维持栅极层的第二部分为未掺杂。图案化至少栅极的第一部分及第二部分以分别形成第一栅极结构与第二栅极结构。

附图说明

阅读以下详细叙述并搭配对应的附图，可了解本发明的多个实施方式。应注意，根据业界中的标准做法，多个特征并非按比例绘制。事实上，多个特征的尺寸可任意增加或减少以利于讨论的清晰性。

图1a至图1m为依据本发明的实施例的制造半导体元件的方法在各个步骤下的剖面图；

图2a及图2b为依据本发明的实施例的半导体元件在图1e的步骤的剖面图；

图3a及图3b为依据本发明的实施例的半导体元件在图1m的步骤的剖面图。

具体实施方式

以下发明实施例提供众多不同的实施例或范例，用于实施本案提供的主要内容的不同特征。下文描述一特定范例的组件及配置以简化本发明。当然，此范例仅为示意性，且并不拟定限制。举例而言，以下描述“第一特征形成在第二特征的上方或之上”，于实施例中可包括第一特征与第二特征直接接触，且亦可包括在第一特征与第二特征之间形成额外特征使得第一特征及第二特征无直接接触。此外，本发明实施例可在各范例中重复使用元件符号及/或字母。此重复的目的在于简化及厘清，且其自身并不规定所讨论的各实施例及/或配置之间的关系。

此外，空间相对术语，诸如“下方(beneath)”、“以下(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”等等在本文中用于简化描述，以描述如附图中所图示的一个元件或特征结构与另一元件或特征结构的关系。除了描绘图示的方位外，空间相对术语也包含元件在使用中或操作下的不同方位。此设备可以其他方式定向(旋转90度或处于其他方位上)，而本案中使用的空间相对描述词可相应地进行解释。

图1a至图1m为依据本发明的实施例的制造半导体元件的方法在各个步骤下的剖面图。请参照图1a。提供半导体基板110。在部分实施例中，基板110包含硅。或者，基板110包含锗、硅锗、砷化镓或其他适合的半导体材料。再者，基板110可包含磊晶层。例如，基板110可具有位于块状半导体上的磊晶层。此外，基板110可受应力以达到强化效能的需求。例如，磊晶层可包含不同于块状半导体的半导体材料，诸如位于块状硅上的硅锗层或是位于块状硅锗层上的硅层。此受应力的基板可通过选择性磊晶生长(selectiveepitaxialgrowth；seg)形成。此外，基板110可包含绝缘体上半导体(semiconductor-on-insulator；soi)结构。亦或，基板110可包含埋入介电层(burieddielectriclayer)，诸如埋入氧化物(buriedoxide；box)层，如通过氧离子植入隔离(separationbyimplantationofoxygen；simox)技术、晶圆接合、选择性磊晶生长或其他适合的方法形成者。基板110中可包含有隔离结构105，如浅沟槽隔离结构(shallowtrenchisolation,sti)。

至少一半导体鳍112及至少一半导体鳍114形成在基板110上。在部分实施例中，半导体鳍112及半导体鳍114包含硅。半导体鳍112及半导体鳍114可通过如光微影技术来图案化及蚀刻基板110而形成。在部分实施例中，光阻材料层(未图示)依序地沉积在基板110上方。光阻材料层依据所欲的图案(在本案例中为半导体鳍112及半导体鳍114)进行照射(曝光)并显影以移除部分光阻材料。剩余的光阻材料保护下方的材料避免受到后续的制程步骤(如蚀刻)破坏。应注意，其他遮罩如氧化物或氮化硅遮罩亦可用于蚀刻制程。

形成层间介电质120以覆盖半导体鳍112、半导体鳍114及基板110。层间介电质120的形成可通过热氧化(thermaloxidation)、化学气相沉积(chemicalvapordeposition；cvd)、溅镀(sputtering)或其他本领域用于形成栅极介电质的已知方法。根据形成介电质的技术，形成在半导体鳍112及114的顶部的层间介电质120的厚度与半导体鳍112及114的侧壁(未图示)上的层间介电质120的厚度不相同。层间介电质120可包含如高介电常数(highk)材料，诸如金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属氮氧化物、金属铝酸盐(metalaluminate)、硅化锆、铝酸锆，或上述的组合。部分实施例可包含二氧化铪(hfo2)、氧化硅铪(hfsio)、氮氧化硅铪(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、氧化镧(lao)、氧化锆(zro)、氧化钛(tio)、五氧化二钽(ta2o5)、氧化钇(y2o3)、钛酸锶(srtio3,sto)、钛酸钡(batio3,bto)、氧化钡锆(bazro)、氧化铪镧(hflao)、氧化硅镧(lasio)、氧化硅铝(alsio)、氧化铝(al2o3)、氮化硅(si3n4)、氮氧化硅(sion)，及上述的组合。层间介电质120可为多层结构，如一层为氧化硅(如内介面层)而另一层为高介电常数材料。层间介电质120的形成可通过化学气相沉积、物理气相沉积(physicalvapordeposition；pvd)、原子层沉积(atomiclayerdeposition(ald)、热氧化、臭氧氧化，其他适合的制程，或上述的组合。

在层间介电质120上形成虚设栅极130。虚设栅极130具有至少一n型部分102，以及至少一p型部分104。例如，在图1a中，虚设栅极130具有一n型部分102及一p型部分104。虚设栅极130可通过化学气相沉积、溅镀沉积，或其他本领域用于沉积导电材料的已知技术来进行沉积。虚设栅极130可包含多晶硅(poly-si)或多晶硅锗(poly-sige)。

请参照图1b。在位于虚设栅极130的n型部分102以外的部分上形成遮罩层210。遮罩层210可为阻层，亦可称为光阻层、光感层、成像层(imaginglayer)、图案化层，或辐射感应层。遮罩层210包含正光阻材料、负光阻材料、其他型态的材料，或上述的组合。遮罩层210通过光微影制程形成在虚设栅极130上。光微影制程包含光阻涂布(如旋涂)、软烤、遮罩对准(maskaligning)、曝光、曝光后烘烤、显影光阻、干燥(如硬烤)、其他适合制程，或上述的组合。或者，光微影制程可由其他方法执行或取代，诸如无遮罩微影、电子束写入(electron-beamwriting)，或离子束写入(ion-beamwriting)。又一替代方案，光微影制程执行纳米刻印(nanoimprint)技术以图案化遮罩层210。在部分实施例中，微影制程执行蚀刻制程，如干蚀刻、湿蚀刻、其他蚀刻方法，或上述的组合。清洗制程(rinsingprocess)，诸如去离子(de-ionized；di)水冲洗，可在形成遮罩层210前对虚设栅极130执行。

遮罩层210包含开口212，开口212曝露虚设栅极130的n型部分102。在图1b中，以遮罩层210作为遮罩并对虚设栅极130执行离子植入制程(或掺杂制程)215。在图1b中，离子植入制程215使用多个第一掺杂剂形成掺杂区132。第一掺杂剂包含硼(b)、磷(p)、砷，或上述的组合。

请参照图1c。移除遮罩层210(如图1b所示)。在部分实施例中，遮罩层210通过湿蚀刻制程移除。在部分实施例中，用于湿蚀刻制程的湿蚀刻溶液包含卡罗溶液(caro’ssolution)，包含硫酸(h2so4)及过氧化氢(h2o2)。或者，遮罩层210可通过挑选以下化学溶液来移除：臭氧(o3)水、硫酸及臭氧、硫酸及过氧化氢、n-甲基吡咯酮(n-methyl-2-pyrrolidine；nmp)、环己醇(cyclohexanol)、环戊醇(cyclopentanol)、丙二醇甲醚(propyleneglycolmonomethylether；pgme)、丙二醇甲醚醋酸酯(propyleneglycolmonomethyletheracetate；pgmea)。在部分实施例中，遮罩层210通过挑选氧化剂基底的化学溶液来移除。在部分实施例中，执行清洁制程(cleaningprocess)以清洁移除遮罩层210后的有机残留物或其他残留物。清洁材料具有移除有机残留物的能力。清洁材料包含溶剂、介面活性剂或聚合物原料。

在位于虚设栅极130的p型部分104以外的部分上形成另一遮罩层220。遮罩层220可为阻层，亦可称为光阻层、光感层、成像层(imaginglayer)、图案化层，或辐射感应层。遮罩层220包含正光阻材料、负光阻材料、其他型态的材料，或上述的组合。遮罩层210通过光微影制程形成在虚设栅极130上。光微影制程包含光阻涂布(如旋涂)、软烤、遮罩对准、曝光、曝光后烘烤、显影光阻、干燥(如硬烤)、其他适合制程，或上述的组合。或者，光微影制程可由其他方法执行或取代，诸如无遮罩微影、电子束写入，或离子束写入。又一替代方案，光微影制程执行纳米刻印(nanoimprint)技术以图案化遮罩层220。在部分实施例中，微影制程执行蚀刻制程，如干蚀刻、湿蚀刻、其他蚀刻方法，或上述的组合。清洗制程(rinsingprocess)，诸如去离子(de-ionized(di)水冲洗，可在形成遮罩层220前对虚设栅极130执行。

遮罩层220包含开口222，开口222曝露虚设栅极130的p型部分104。在图1c中，以遮罩层220作为遮罩对虚设栅极130执行离子植入制程(或掺杂制程)225。在图1c中，离子植入制程225使用多个第二掺杂剂形成掺杂区134。第二掺杂剂包含硼、磷、砷，或上述的组合。

请参照图1d。移除遮罩层220(如图1c所示)。在部分实施例中，遮罩层220通过湿蚀刻制程移除。在部分实施例中，用于湿蚀刻制程的湿蚀刻溶液包含卡罗溶液，包含硫酸及过氧化氢。或者，遮罩层220可通过挑选以下化学溶液来移除：臭氧水、硫酸及臭氧、硫酸及过氧化氢、n-甲基吡咯酮、环己醇、环戊醇、丙二醇甲醚、丙二醇甲醚醋酸酯。在部分实施例中，遮罩层220通过挑选氧化剂基底的化学溶液来移除。在部分实施例中，执行清洁制程以清洁移除遮罩层220后的有机残留物或其他残留物。清洁材料具有移除有机残留物的能力。清洁材料包含溶剂、介面活性剂或聚合物原料。

接着，在虚设栅极130层的掺杂区132及134上形成图案化的遮罩层。图案化的遮罩层包含遮罩232及234。遮罩232位于虚设栅极130的掺杂区132上，而遮罩234位于虚设栅极130的掺杂区134上。遮罩232及234分别界定了位于半导体鳍112及114上的栅极结构的轮廓。

请参照图1e。通过图1d中的遮罩232及234对虚设栅极130的掺杂区132及134进行图案化以分别形成虚设栅极结构136及虚设栅极结构138。掺杂区132及134可通过蚀刻制程图案化，诸如干电浆蚀刻制程或湿蚀刻制程。

在图案化制程后，移除图1d中的遮罩232及234。层间介电质120中未被虚设栅极结构136及138覆盖的部分在蚀刻制程间可移除或不移除。在案例中，一些层间介电质120保留在未被虚设栅极结构136及138覆盖的半导体鳍112及114上，可通过干或湿蚀刻依序移除层间介电质120以形成栅极介电质122及124。

由于图1d中的虚设栅极130的掺杂区132及134包含不同型态的掺杂剂，掺杂区132及134的蚀刻速率不同。因此，当掺杂区132及134同时进行蚀刻时，不同轮廓的虚设栅极结构(例如虚设栅极结构136及138)可在同一蚀刻制程期间形成。例如，在图1e中，虚设栅极结构136具有实质上垂直的侧壁而虚设栅极结构138具有足部轮廓(footingprofile)。

更详细而言，虚设栅极结构136具有底表面136b及至少一侧壁136s。底表面136b及侧壁136s交会以形成内角θ1。内角θ1为虚设栅极结构136内的角度。在图1e中，内角θ1实质上为直角。意即，内角θ1实质上为90度。从另一观点来描述，虚设栅极结构136包含顶部部分137t及配置顶部部分137t和基板110间的底部部分137b。顶部部分137t具有宽度wt1，而底部部分137b具有宽度wb1。底部部分137b的宽度wb1实质上等于顶部部分137t的宽度wt1。这里使用词汇“实质上”可用于修饰任何定量表示(quantitativerepresentation)，其可允许在对相关事物的基本功能造成改变的变化。

此外，虚设栅极结构138具有底表面138b及至少一侧壁138s。底表面138b及侧壁138s交会以形成内角θ2。内角θ2为虚设栅极结构138内的角度。在图1e中，内角θ2为锐角。意即，内角θ2小于90度。从另外一观点来描述，虚设栅极结构138包含顶部部分139t及配置于顶部部分139t和基板110之间的底部部分139b。顶部部分139t具有宽度wt2，底部部分139b具有宽度wb2。底部部分139b的宽度wb2大于顶部部分139t的宽度wt2。

然而，虚设栅极结构136及138的轮廓并不限制于此态样。图2a及图2b为依据本发明的实施例的半导体元件在图1e的步骤的剖面图。在图2a及图2b中，内角θ1为钝角。意即，内角θ1大于90度。此外，底部部分137b的宽度wb1窄于顶部部分137t的宽度wt1。因此，图2a及图2b中的虚设栅极结构136具有凹口轮廓(notchprofile)。

再者，图2a中，内角θ2实质上为直角。意即，内角θ2实质上为90度。此外，底部部分139b的宽度wb2实质上等于顶部部分139t的宽度wt2。图2b中底部部分139b的宽度wb2窄于顶部部分139t的宽度wt2。因此，图2b中的虚设栅极结构138具有凹口轮廓。

在图1e、图2a及图2b中，内角θ1大于内角θ2。此外，宽度wb1、wb2、wt1、wt2满足(wb2-wt2)>(wb1-wt1)的关系式。再者，虚设栅极结构136的宽度wt1实质上等于虚设栅极结构138的宽度wt2。

请参照图1f。在基板110上并沿着虚设栅极结构136形成一对栅极间隔层142，以及在基板110上并沿着虚设栅极结构138形成一对栅极间隔层144。在部分实施例中，栅极间隔层142及144可包含氧化硅、氮化硅、氮氧化硅，或其他适合的材料。栅极间隔层142及144可包含单层或多层结构。为形成栅极间隔层142及144，可利用化学气相沉积、物理气相沉积、原子层沉积或适合的技术在基板110上形成毯覆层(blanketlayer)。接着，对毯覆层执行异向性蚀刻以分别在虚设栅极结构136及138的两侧形成栅极间隔层142及144。在部分实施例中，栅极间隔层142及144用来偏移随后形成的掺杂区，如源/漏极区。栅极间隔层142及144可进一步用于设计或调整源/漏极区(介面)的轮廓。

请参照图1g。从虚设栅极结构136及138与栅极间隔层142及144曝露的半导体鳍112及114的部分被移除(或开槽)以在基板110内形成凹槽112r及114r。可移除任何适量的材料。保留的半导体鳍112具有多个源/漏极部分112s及通道部分112c，而保留的半导体鳍114具有多个源/漏极部分114s及通道部分114c。源/漏极部分112s及114c嵌入至基板110中，源/漏极部分自凹槽112r及114r中曝露。通道部分112c及114c分别配置于虚设栅极结构136及138下。

移除半导体鳍112及114的部分包含在图1f的结构上方形成光阻层或封端层(诸如氧化封端层)，图案化光阻层或封端层以形成曝露半导体鳍112及114的开口，并对半导体鳍112及114的材料进行回蚀刻。在部分实施例中，半导体鳍112及114可使用干蚀刻来蚀刻。或者，蚀刻制程为湿蚀刻制程，或干及湿蚀刻制程。移除可包含微影制程以协助蚀刻制程。微影制程可包含光阻涂布(如旋涂)、软烤、遮罩对准、曝光、曝光后烘烤、显影光阻、清洗、干燥(如硬烤)，其他适合制程，或上述的组合。或者，微影制程可由其他方法执行或取代，诸如无遮罩光微影、电子束写入，或离子束写入。又一替代方案，光微影制程执行纳米刻印。在部分实施例中，可使用氟化氢(hf)或其他适合的溶液来执行预先清洁(pre-cleaning)制程以清洁凹槽112r及114r。

请参照图1h。多个磊晶结构152及154分别形成在凹槽112r及114r内以及半导体鳍112及114的源/漏极部分112s及114s上。磊晶结构152及154可由一个或多个磊晶或磊晶制程形成，使得硅特征、硅锗特征，及/或其他适合的特征可以晶体状态形成在半导体鳍112及114的源/漏极部分112s及114s上。在部分实施例中，磊晶结构152及154的晶格常数与半导体鳍112及114的晶格常数不同，因此磊晶结构152及154受到应力或压力以赋能半导体元件的载子迁移率并强化元件效能。磊晶制程包含化学气相沉积技术(如气相磊晶(vapor-phaseepitaxy；vpe)及/或超高真空化学气相沉积(ultra-highvacuumcvd；uhv-cvd))、分子束磊晶(molecularbeamepitaxy)，及/或其他适合的制程。磊晶制程可使用气体及/或液体前驱物，与半导体鳍112及114的源/漏极部分112s及114s(如硅)进行反应。因此，可使通道受到应力以增加载子迁移率并提升元件效能。磊晶结构152及154可为原位掺杂(in-situdoped)。掺杂物种包含p型掺杂剂，如硼或二氟化硼(bf2)；n型掺杂剂，如磷或砷；及/或其他上述的组合的适合的掺杂剂。若磊晶结构152及154非原位掺杂，可执行第二植入制程以掺杂磊晶结构152及154。可执行一个或多个退火制程以活化磊晶结构152及154。退火制程可包含快速热退火(rapidthermalannealing；rta)及/或雷射退火制程。

接着，在栅极间隔层142及144的外缘和基板110上形成介电层160。介电层160包含氧化硅、氮氧化硅及/或其他适合的技术，如化学气相沉积或原子层沉积。可执行化学机械研磨(chemicalmechanicalplanarization；cmp)制程移除多余的介电层160并曝露虚设栅极结构136及138的顶表面以利后续的虚设栅极移除制程的进行。

请参照图1i，移除虚设栅极结构136及138(如图1h所示)以形成开口162及164，开口162及164分别以栅极间隔层142及144作为侧壁。开口162及164具有不同轮廓。或，开口164具有比开口162还大的容置窗。在部分实施例中，栅极介电质122及124亦被移除。或者，在部分实施例中，虚设栅极结构136及138被移除而栅极介电质122及124被保留，如图1i所示。虚设栅极结构136及138(以及栅极介电质122及124)可透过干蚀刻、湿蚀刻，或干湿蚀刻的组合来移除。例如，湿蚀刻制程可包含浸泡在氢氧根溶液(hydroxidecontainingsolution)，如氢氧化铵，亦可浸泡在去离子水，及/或其他适合的蚀刻溶液。

请参照图1j。可形成保护层(未图示)及p型功函数材料172在图1i所示的结构上方。保护层，例如氮化钽，可在后续的界定p型功函数金属层172p(如图1k所示)的制造过程中保护下方的结构。p型功函数材料172可提供p型半导体元件20(如图1m所示)的金属栅极结构所欲的功函数值。保护材料及p型功函数材料172可由适合的制程形成，如原子层沉积、化学气相沉积、物理气相沉积、远程电浆化学气相沉积(remoteplasmacvd；rpcvd)、电浆辅助化学气相沉积(plasmaenhancedcvd；pecvd)、有机金属化学气相沉积(metalorganiccvd；mocvd)、溅镀、电镀、或其他适合的制程，及/或上述的组合。在部分实施例中，p型功函数材料172可由氮化钛、钴、氮化钨，或碳化钽组成。

可形成介电材料240，如旋涂式玻璃(spin-on-glass；sog)，以覆盖部分p型功函数材料172并填补开口164。可在介电材料240上方形成光阻245。介电材料240及/或光阻245可用于图案化p型半导体元件20的p型功函数材料172。介电材料240及光阻245可由，例如，旋涂制程、光微影制程、蚀刻制程来形成。

请参照图1k。可移除p型功函数材料172未被介电材料240和光阻245(如图1j所示)覆盖的部分，并界定p型功函数金属层172p。在界定p型功函数金属层172p之后，可通过湿蚀刻、干蚀刻，或上述的组合来移除介电材料240和光阻245(如图1j所示)，并曝露p型功函数金属层172p。

请参照图1l。可形成n型功函数材料174在图1k所示的结构上方。n型功函数材料174可提供n型半导体元件10(如图1m所示)的金属栅极结构所欲的功函数值。n型功函数材料174可由适合的制程形成，如原子层沉积、化学气相沉积、物理气相沉积、远程电浆化学气相沉积(remoteplasmacvd；rpcvd)、电浆辅助化学气相沉积(plasmaenhancedcvd；pecvd)、有机金属化学气相沉积(metalorganiccvd；mocvd)、溅镀、电镀、或其他适合的制程，及/或上述的组合。在部分实施例中，n型功函数材料174可由钛、铝、钛铝(tial)组成。

留下的开口162及164随后由金属层176填补。在部分实施例中，金属层176包含钨。金属层176可通过原子层沉积、物理气相沉积、化学气相沉积，或其他适合制程来进行沉积。在部分实施例中，金属层176包含铝、铜，或其他适合的导电材料。

请参照图1m。在部分实施例中，执行化学机械研磨制程来移除过多的p型功函数金属层172p，图1l中的n型功函数材料174及金属层176对p型功函数金属层172p、n型功函数金属层174n及174p以及金属层176n及176p提供了实质上平坦的顶表面。留下的n型功函数金属层174n及金属层176n形成位于开口162内的金属栅极结构182，而留下的p型功函数金属层172p、n型功函数金属层174p及金属层176p形成位于开口164内的金属栅极结构184。应注意上述的金属栅极结构182及184的形成仅为描述性质，而不应限制本案所欲保护的范畴。本技术领域具有通常知识者可依据实际情况挑选适当的制造制程来形成金属栅极结构182及184。

在图1m中，半导体鳍112、磊晶结构152及金属栅极结构182(或图1e的虚设栅极结构136)形成n型半导体元件10，而半导体鳍114、磊晶结构154及金属栅极结构184(或图1e的虚设栅极结构138)形成p型半导体元件20。在图1m中，n型半导体元件10及p型半导体元件20皆为鳍式场效电晶体，而n型半导体元件10及p型半导体元件20可构成互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；cmos)元件。

在图1m中，由于开口164具有比开口162还大的容置窗，更多的层或材料可位于开口164内。例如，在图1m中，金属栅极结构184包含至少三层(如p型功函数金属层172p、n型功函数金属层174p及金属层176p)，而金属栅极结构182包含至少二层(如n型功函数金属层174n及金属层176n)。在这样的配置下，可提升n型半导体元件10及p型半导体元件20的电学特性，诸如开电流(ion)及关电流(ioff)。

在图1m中，金属栅极结构182具有底表面182b及至少一侧壁182s。底表面182b及至少一侧壁182s交会以形成内角θ3。内角θ3为金属栅极结构182内的角。在图1m中，内角θ3实质上为直角。意即，内角θ3实质上为90度。从另一观点来描述，金属栅极结构182包含顶部部分183t及配置于顶部部分183t和基板110之间的底部部分183b。顶部部分183t具有宽度wt1’，而底部部分183b具有宽度wb1’。底部部分183b的宽度wb1’实质上等于顶部部分183t的宽度wt1’。

然而，金属栅极结构182的轮廓并不限制于本态样。请参照图3a及图3b。在图3a及图3b中，内角θ3为钝角。意即，内角θ3大于90度。此外，底部部分183b的宽度wb1’窄于顶部部分183t的宽度wt1’。因此，图3a及图3b中的金属栅极结构182具有凹口轮廓。

此外，在图1m中，金属栅极结构184具有足部轮廓。更详细而言，金属栅极结构184具有底表面184b及至少一侧壁184s。底表面184b及侧壁184s交会以形成内角θ4。内角θ4为金属栅极结构184内的角。在图1m中，内角θ4为锐角。意即，内角θ4小于90度。从另一观点来描述，金属栅极结构184包含顶部部分185t及配置在顶部部分185t及基板110之间的底部部分185b。顶部部分185t具有宽度wt2’，而底部部分185b具有宽度wb2’。底部部分185b的宽度wb2’大于顶部部分185t的宽度wt2’。

然而，金属栅极结构184的轮廓并不限制于本态样。图3a及图3b为依据本发明的实施例的半导体元件在图1m的步骤的剖面图。在图3a中，内角θ4实质上为直角。意即，内角θ4实质上为90度。此外，底部部分185b的宽度wb2’实质上等于顶部部分185t的宽度wt2’。在图3b中，内角θ4大于90度。此外，底部部分185b的宽度wb2’窄于顶部部分185t的宽度wt2’。因此，图3b中的金属栅极结构184具有凹口轮廓。

在图1m、图3a及图3b中，内角θ3大于内角θ4。此外，宽度wb1’、wb2’、wt1’及wt2’满足关系式(wb2’-wt2’)>(wb1’-wt1’)。再者，金属栅极结构182的宽度wt1’实质上等于金属栅极结构184的宽度wt2’。

根据上述的实施例，由于掺杂不同的掺杂剂进入虚设栅极层并执行蚀刻制程，使n型半导体元件及p型半导体元件的栅极结构(如虚设栅极结构及/或金属栅极结构)的轮廓可为不同。在此配置下，p型半导体元件的开口的容置窗较大，且可容纳更多层。因此，可提升n型半导体元件及p型半导体元件的电学特性(如开电流或关电流)。

根据部分实施例，集成电路包含基板、至少一n型半导体元件，以及至少一p型半导体元件。n型半导体元件位于基板上。n型半导体元件包含具有底表面及至少一侧壁的栅极结构。n型半导体元件的栅极结构的底表面和n型半导体元件的栅极结构的侧壁交会以形成一内角。p型半导体元件位于基板上。型半导体元件包含具有底表面及至少一侧壁的栅极结构。p型半导体元件的栅极结构的底表面和p型半导体元件的栅极结构的侧壁交会以形成一内角，此内角小于n型半导体元件的栅极结构的内角。

根据部分实施例，集成电路包含基板、至少一n型半导体元件，以及至少一p型半导体元件。n型半导体元件位于基板上。n型半导体元件包含第一栅极结构。第一栅极结构包含顶部部分及位于顶部部分与基板之间的底部部分。顶部部分具有第一顶部宽度，而底部部分具有第一底部宽度。p型半导体元件位于基板上。p型半导体元件包含第二栅极结构。第二栅极结构包含顶部部分及位于顶部部分与基板之间的底部部分。顶部部分具有第二顶部宽度，而底部部分具有第二底部宽度。第一栅极结构和第二栅极结构实质上满足：

(wb1-wt1)>(wb2-wt2)，其中wb1为第一栅极结构的底部部分的第一底部宽度，wt1为第一栅极结构的顶部部分的第一顶部宽度，wb2为第二栅极结构的底部部分的第二底部宽度，而wt2为第二栅极结构的顶部部分的第二顶部宽度。

根据部分实施例，用于制造集成电路的方法包含在基板上形成栅极层。栅极层具有第一部分及第二部分。使用多个第一掺杂剂掺杂栅极层的第一部分，而在使用第一掺杂剂的同时维持栅极层的第二部分为未掺杂。图案化至少栅极的第一部分及第二部分以分别形成第一栅极结构与第二栅极结构。

上文概述若干实施例的特征，使得熟悉此项技术者可更佳理解本发明的样态。熟悉此项技术者应了解，可轻易使用本发明作为基础来设计或修改其他制程及结构，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明实施例的精神及范畴的情况下对本文内容进行各种变化、替代及更改。