专利名称：抗nmos器件总剂量辐照的新型集成电路的制作方法
技术领域：
本发明涉及集成电路，尤其涉及一种抗NMOS器件总剂量辐照的新型集成电路，属于电子技术领域。
背景技术：
集成电路技术正越来越广泛的被应用于航天、军事、核电和高能物理等与总剂量辐照相关的行业中。而且随着集成电路集成度的不断提高，半导体器件的尺寸日益减小，浅槽隔离技术正以其优良的器件隔离性能成为集成电路中器件之间电学隔离的主流技术。但是由于总剂量辐照粒子对于器件中二氧化硅氧化层的损伤，会在浅槽隔离结构的氧化层内产生大量的固定正电荷。在NMOS器件中，这些大量固定正电荷的存在会引起浅槽隔离氧化层附近的衬底反型，并在一定的源漏偏压下形成寄生管漏电，漏电量的大小跟这些正电荷距离硅衬底的距离密切相关，即浅槽隔离结构材料距离硅衬底越近，总剂量辐照后产生的正电荷对衬底的反型作用就越强，产生的导通电子就越多，漏电就越大。在器件主管开启之前，主管处于关态，但是这时的寄生管已经导通，形成较大的关态泄漏电流。这种关态泄漏电流会大大增加集成电路的功耗，并对集成电路的可靠性产生较大的负面影响，成为现阶段亟待解决的一个总剂量辐照可靠性问题。
因此，如果能够在不改变浅槽隔离技术的主流制备工艺的前提下提出一种可以减少总剂量辐照后浅槽隔离材料正电性，并增大正电荷与硅衬底之间的距离，以达到抑制这些正电性，最终减少NMOS器件总剂量辐照后CMOS集成电路和器件关态泄漏电流的新型隔离技术，将会对整个集成电路的抗辐照加固具有重大的意义。
发明内容
本发明的目的是提供一种可以减少NMOS器件总剂量辐照后关态泄漏电流的新型抗总剂量辐照的集成电路。
本发明在现有的常规NMOS器件的基础上，在沟槽与衬底之间设计空气层，通过利用空气层的绝缘效应和不受总剂量辐照影响的特点，在沟槽和衬底之间引入一有效的绝缘层，较大程度的抑制总剂量辐照在沟槽填充材料内产生的固定正电荷对衬底载流子的镜像反型作用，使寄生晶体管沟道的反型载流子数量大幅度减少，达到降低寄生晶体管泄漏电流，减少关态泄漏电流的作用。
具体来说，为了达到上述技术目的，本发明采用如下技术方案一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和其一侧的衬底材料之间存在一空气界面层，沟槽填充材料和其另一侧的衬底材料之间也可存在一空气界面层。也就是说，在每个NMOS器件两侧的两个沟槽中，在每个沟槽的一侧或两侧设置该空气界面层，和该NMOS器件和NMOS器件还是PMOS器件相邻无关，如图lb所示。
所述空气界面层可通过刻蚀所述沟槽填充材料和所述衬底材料之间的接触部分形成。
所述空气界面层的厚度优选在10到20纳米的范围内。所述沟槽填充材料可以是常规使用的二氧化硅，所述衬底材料可以是常
规使用的硅。
图la,b分别显示了常规浅槽隔离技术和本发明集成电路一具体实例在沟槽结构上的区别。图2显示了常规浅槽隔离工艺结构和本发明新型抗总剂量辐照工艺结构经过总剂量辐照后在硅衬底中产生反型载流子浓度的对比，可以看到在常规的浅槽隔离器件结构中，总剂量辐照在沟槽填充材料内产生的
4大量固定正电荷会在临近的硅衬底中感生镜像出大量的反型载流子，即大量
的电子，这些电子在源漏加有偏压的情况下能够导通，导致在NMOS晶体管 在关态的时候就存在较大的泄漏电流。本发明的新型抗总剂量辐照工艺结构 主要利用空气层的绝缘效应和不受总剂量辐照影响的特点，在沟槽与硅衬底 之间引入一个有效的绝缘层，较大程度的抑制了辐照在STI区氧化层内产生 的固定正电荷对硅衬底载流子的镜像反型作用，使寄生晶体管沟道的反型载 流子数量大幅度减少，达到降低寄生晶体管泄漏电流，减少关态泄漏电流的 作用，使集成电路的抗辐照性能得到较大幅度的提升。
和现有技术相比，本发明所提出的能大幅度降低集成电路NMOS器件总 剂量辐照后关态泄漏电流的新型隔离技术，可以大大增强集成电路的抗总剂 量辐照性能，对于减少总剂量辐照下集成电路的功耗和增强集成电路的可靠 性具有重大意义，在集成电路抗总剂量辐照加固技术应用中，有着明显的优 势和广泛的应用前景。
图1显示常规浅槽隔离技术和本发明一具体实例在沟槽结构上的区别， 图la表示常规技术，图lb表示本发明技术；
图2显示常规浅槽隔离工艺结构和本发明新型抗总剂量辐照工艺结构经 过总剂量辐照后在衬底中产生反型载流子浓度的对比；
图3-7显示实施例制备集成电路的各个步骤。
具体实施例方式
下面通过一个具体的制备实施例结合附图对本发明作进一步描述。 本实施例制备根据本发明的基于High-K材料的抗NMOS器件总剂量辐照 的集成电路，主要包括如下步骤
1)二氧化硅和氮化硅的形成。如图3所示，在硅衬底1上热氧化生长
5一层厚度大约为100埃米至200埃米的二氧化硅作为氮化硅与硅衬底之间的 应力缓冲层2，然后再用低压化学气相淀积(LPCVD)方法淀积一层1000埃 米至1500埃米氮化硅，作为阻挡层3。
2) 第一次沟壑光刻和刻蚀。如图4所示，在用第一个光刻版光刻定义 出所示图形后，用反应离子刻蚀(RIE)方法在MOS器件之间刻蚀梯形沟槽 4，刻蚀气体可以是Cl2， HBr，和02等，槽宽约为100至250纳米，槽深约 为300纳米至500纳米，梯形槽的正梯形边的倾斜角度约为75° 89°。
3) 淀积沟槽填充材料5。如图5所示，用高密度等离子体CVD (HDPCVD)方法淀积二氧化硅材料至步骤2所刻蚀的沟槽4中。刻蚀与淀
积的比例即所谓的Etch/Depo比例，通常保持在0.14-0.33之间。
4) 去除应力缓冲层。如图6所示，用化学机械抛光(CMP)，浓磷酸 煮，漂洗等方法去除应力缓冲层材料。
5) 第二次沟壑光刻和刻蚀。如图7所示，在用第二个光刻版定义出所 示图形后，用反应离子刻蚀(RIE)方法刻蚀梯形沟槽，刻蚀气体可以是Cl2， HBr，和02等。在步骤4所形成的沟槽的两侧刻蚀较小的梯形沟槽8，沟槽8 的槽深约为300纳米至500纳米，槽宽约为10至20纳米，梯形槽的正梯形 边的倾斜角度约为80。 90°，得到最终的隔离结构。
权利要求
1.一种抗NMOS器件总剂量辐照的集成电路，所述集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和其一侧的衬底材料之间存在一空气界面层。
2. 如权利要求1所述的集成电路，其特征在于，所述沟槽填充材料和其 另一侧的衬底材料之间也存在一空气界面层。
3. 如权利要求1或2所述的集成电路，其特征在于，所述空气界面层通 过刻蚀所述沟槽填充材料和所述衬底材料之间的接触部分形成。
4. 如权利要求1或2所述的集成电路，其特征在于，所述空气界面层的 厚度在10到20纳米的范围内。
5. 如权利要求1或2所述的集成电路，其特征在于，所述沟槽填充材料 是二氧化硅。
6. 如权利要求1或2所述的集成电路，其特征在于，所述衬底材料是硅。
全文摘要
本发明公开了一种抗NMOS器件总剂量辐照的新型集成电路，属于电子技术领域。本发明抗NMOS器件总剂量辐照的集成电路包括NMOS器件，也可包括PMOS器件，所述器件之间通过衬底上的沟槽隔离，其特征在于，在和所述NMOS器件相邻的沟槽中，沟槽填充材料和其一侧的衬底材料之间存在一空气界面层，所述沟槽填充材料和其另一侧的衬底材料之间也存在一空气界面层。所述空气界面层通过刻蚀所述沟槽填充材料和所述衬底材料之间的接触部分形成。本发明可用于航天、军事、核电和高能物理等与总剂量辐照相关的行业。
文档编号H01L27/085GK101667578SQ20091009341
公开日2010年3月10日 申请日期2009年9月30日 优先权日2009年9月30日
发明者文 刘, 如 黄 申请人:北京大学