专利名称：集成电路结构的制作方法
技术领域：
本发明涉及集成电路，且特别涉及堆叠型共面波导(stacked coplanarwave-guides)。
背景技术：
波导(wave-guides)为微波电路应用中的极为重要元件。其提供了微波电路 内有源装置与无源装置之间的内部连结情形。波导为广泛应用于单晶微波集成电路 (monolithic microwave integrated circuit)应用中的——禾中传输线路。
对于单晶微波集成电路应用而言，波导通常采用共面波导方式 (coplana，ave-guides)存在，其中于同一波导内的接地线与信号线形成于相同平面中， 而此平面通常平行于位于其F方的半导体基板的表面。共面波导的制作流程可相容于现 今集成电路的制造流程。再者,其也可形成于设置有互补型金属氧化物半导体电路(CMOS circuit)的同一基板之上，因此波导也易整合于互补型金属氧化物半导体电路之中。
请参照图l，示出了一种公知共面波导2，其包括了--信号线4以及位于接地线6 对称侧的数个接地线6。信号线4与接地线6位于一相同水平平面之上。共面波导2形 成于一高介电常数(high-k)介电层10之上，而高介电常数介电层10形成于一保护层 (passivation layer) 12之上。金属层间介电层14则位于共面波导2的下方，其中金属层 间介电层14之内形成有数个金属导线。基板16则位于金属层间介电层14的下方。
如图1所示，公知共面波导2于形成顶部膜层内且相对远离于基板16，因此其于基 板16内的能量损耗较少于将共面波导2形成于高介电常数介电层下方的任一膜层内设置 情形。然而,所传输的微波波长通常远大于介于共面波导2与基板16间的垂直距离。举例 来说，于二氧化硅介电层内的电磁波波长约为3000微米(于50GHz下)。对于较低频率而 言，波长将会更大。上述波长远超过膜层10、12、14与其他类似膜层的总膜厚。因此，通过 将共面波导2设置于顶部膜层内对于上述距离的增加相较于微波信号的波长相对为小，且 因而限制了通过增加垂直距离以达成降低能量损耗的功效。 除此之外，如图1所示的公知共面波导2也具有以下的其他缺点。接地线6的膜 厚T由各芯片的制造程序所决定，因而具有较少的调整空间。如此也限制了对于共面波导 2的特性调整。因此，便需要可解决前述问题的波导结构及其形成方法。
发明内容
有鉴于此，本发明提供了一种集成电路结构，以解决前述的公知问题。 依据一实施例，本发明的集成电路结构包括 —半导体基板；一内连结构，位于该半导体基板之上； —第一介电层,位于该半导体基板之上及该内连结构之内； 一第二介电层，位于该 内连结构之内及该第一介电层之上；以及一波导。上述波导包括一第一膜层，位于该第一 介电层内；以及一第二膜层,位于该第二介电层内，其中该第一膜层紧邻该第二膜层。
4依据另--实施例，本发明的集成电路结构包括 —半导体基底；多个介电层；以及一波导。上述介电层包括多个金属层间介电层
位于该半导体基底之上,其中所述多个金属层间介电层包括一第一金属层间介电层以及位
于该第一金属层间介电层上方的一第二金属层间介电层；以及一保护层，位于该金属层间
介电层之上。上述波导包括--信号线；一第 -接地线；以及一第二接地线，位于设置该第
一接地线的该信号线的一对称侧。在一实施例中，至少该信号线、该第一接地线与该第二接
地线之一延伸至所述多个介电层内的一第一介电层或一第二介电层之中。 本发明很好的解决了前述的现有技术中存在的问题，便于更大范围调整波导的特
性阻抗,并且改善了波导的功率因数。 为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实 施例，并配合附图，作详细说明如下。
图1为一剖面图，显示了一公知共面波导，其采用CM0S相容程序所制成，其中波导 形成于位于高介电常数层上的一顶部介电层内； 图2A与图2:B为一剖面图与一立体图，分别显示了依据本发明一实施例的波导，其 中波导包括位于不同膜层内的数个堆叠部； 图3为一剖面图，示出了依据本发明另一实施例的波导，其中波导内的金属导线 部以及介层物部具有不同宽度； 图4显示了多个模拟结果，其中波导的衰减损失示出为信号线膜厚的函数；
图5显示了多个模拟结果，其中波导的品质因数示出为信号线膜厚的函数；
图6显示了多个模拟结果，其中波导的特性阻抗示出为信号线膜厚的函数； [酬图7显示了多个模拟结果,其中波导的特性阻抗示出为信号线与接地线的间距的
函数；以及图E卜图11不出了多个波导的实施情形，其内信号线与接地线具有不同膜厚。上述附图中的附图标记说明如下
2 -共面波导；4 -信号线；6 -接地线；10 ' 高介电常数介电层；12 - 保护层；14 ' 金属层间介电层；16 - 基板；30 - 半导体基板；31 - 接触插栓；32 ' 集成电路装置；33 -、层间介电层；34 ' 内连结构；35 - 金属导线；
5
37 介层物； 40 共面波导； 42 信号线； 42—M2、42J1 信号线的金属导线部； 42_V2、42_V1 信号线的介层物部； 44 接地线； 50 介电层； 51 焊垫； S 信号线与接地线的间距； T 接地线的膜厚； T' 信号线的膜厚； Wl 金属导线部与介层物部的宽度。
具体实施例方式
本发明提供了新颖的共面波导，并通过下文描述并配合图2A-图11等附图以解说 本发明的共面波导的多个实施例，其中相同标号代表了相同构件。 请参照图2A与图2B,分别示出了本发明-一实施例中的包括有一波导结构的集成 电路结构的剖面图与立体图。首先提供由如硅或硅锗等常见半导体材料所制成的半导体基 板30。接着形成包括有互补型金属氧化物半导体(CMOS)装置的集成电路装置32,在此示 出为一MOS晶体管作为代表。集成电路装置32可形成于半导体基板30的表面。内连结构 34则形成于半导体基板30之上。内连结构34包括组成内连集成电路32的数个金属导线 35与介层物37，而内连结构34则可连结集成电路32与位于各半导体芯片的顶表面的焊垫 (未显示) 共面波导40形成于内连结构34之内。共面波导40包括信号线42与位于信号线 42的对称侧的数个接地线44。至少信号线42以及接地线44其中之 -包括一个以上的堆叠 膜层，且这些堆叠膜层分别位于一介电层之内。共面波导40所在的数个介电层在此标号为介 电层50。在一实施例中，介电层50包括金属层间介电层(IMD)，其由如具有介电常数低于如 3. 5的低介电常数介电材料或低于2. 5的极低介电常数介电材料所形成。在其他实施例中，这 些介电层50包括 一个或多个未掺杂硅玻璃(USG)膜层,其也由低介电常数介电材料所形成。 这些未掺杂硅玻璃膜层也位于一保护层的下方。在其他实施例中，这些介电层50包括形成于 未掺杂硅玻璃膜层上的一保护层，而此保护层较佳地具有大于或等于3. 9的一介电常数。
依据其所设置的介电层50位置,共面波导40可包括采用多种不同方法所形成的 多种不同材料。举例来说，当共面波导40形成于金属层间介电层与未经掺杂硅玻璃膜层内 时，共面波导40可具有通过公知单镶嵌或双镶嵌工艺所形成的铜材料的一部(信号线42 或接地线44内的一部)。如公知所知，上述镶嵌工艺的施行包括于介电层内形成开口 、于开 口内填入金属材料，以及施行化学机械研磨以移除开口以外的金属材料等步骤。
另一方面，形成于保护层内的共面波导40的一部则可包括铝、钨、银或相似材料， 且其可通过沉积一金属膜层并接着蚀刻此金属膜层以形成期望形状。举例来说，图3示出 了共面波导40包括了形成于保护层50顶面内的一顶部膜层,其中共面波导40的顶部膜层
6与焊垫51位于 -同 -膜层内且同时形成。 共面波导40可包括两个或两个以上的相堆叠膜层，其中共面波导内膜层可位于 内连结构34内的任一膜层中，例如为用于形成焊垫的焊垫膜层内、形成有接触插拴31(请 参照图2A)的层间介电层33内和/或介于焊垫层与层间介电层33间的任一介电层内的膜 层，但并不以上述实施情形加以限制本发明。请参照图2A与图3，显示了 一上部膜层与-一 下部膜层，虽共面波导40可包括更多膜层。共面波导40内的各膜层主要包括数个金属导 线部(metalline portion)及其下方的数个介层物部(via portion),其中信号线42的金 属导线部包括了 42—M2与42—M1等部分，而金属导线42的介层物部包括42—V2与42—VI等 部分。在一实施例中，金属导线部42J2与42J1以及介层物部分42—V2与42—V1具有相 同宽度Wl，因而信号线42为具有长方形剖面的一集成导线。在另一实施例中，金属导线部 42—M2与42—Ml与介层物部42—V2与42—VI分别具有不同的宽度Wl与W2。同样地，接地线 44也可为数个金属膜层所组成，而接地线44内的不同部也可具有相同或相异的宽度。
值得注意的是信号线42与接地线44延伸于--个以上的膜层内，可通过增加信号 线42与接地线44的膜厚以形成较佳波导。图4示出了一模拟结果，显示了波导内的损耗 损失(attenuation loss)与信号线42 (请参照图2A,其中膜厚T'通过从上至下测量信号 线42而得到)膜厚T'间的函数关系。图4内显示了随着膜厚T'的增加，损耗损失也为 之减少。另一方面，图5则示出了一模拟结果,显示了随着膜厚T'的增加，波导的品质因数 (quality factor)可获得改善。 另外，也观察到了通过调整信号线42及或接地线44的膜厚而可调整共面波导40 的特性阻抗(characteristic impedance)。举例来说，如图6所示，随着信号线42膜厚T' 的增加，共面波导40的特性阻抗也随之减少。在上述实施例中，对于膜厚T'调整也可结合 其他尺寸的调整，例如信号线42的宽度Wl以及介于信号线42与接地线44(请参照图2A) 间的间距S的调整，以便于更大范围调整波导的特性阻抗。举例来说，图7示出了当信号线 42的宽度Wl减少时，也降低了共面波导40的特性阻抗，而当介于信号线42与接地线44间 的间距S增加时，将增加了其特性阻抗。 图8与图9示出了包括本发明共面波导的集成电路结构的其他实施例，其中信号 线42与接地线44可更延伸进入不同数量的金属化层之中。请参照图8,接地线44延伸于 多个金属化层之内，而信号线42则仅形成于这些金属膜层的相对上部膜层之内。请参照图 9，接地线44延伸至多个金属化层之内，而信号线42形成于这些金属化膜层的相对中间膜 层之内。信号线42也可仅形成接地线44所在的这些金属化层内的相对底部膜层之内。在 其他实施例中，信号线42可较接地线44延伸进入较多的金属化层之内，且接地线44仅形 成于信号线所在的这些金属化层的相对上部、相对中间或相对下部的金属/介电膜层之中 如图10与图ll所示。请参照图10,接地线44较信号线42延伸于较少的金属化膜层内，且 可位于信号线42所在的一个或多个顶部金属化膜层内。或者，如图ll所示，接地线可仅形 成信号线42所在这些金属化/介电膜层之内的一个或多个中间膜层内。在其他实施例中， 接地线44可仅形成信号线42所在的金属化/介电膜层的一个或多个相对底部膜层内。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普 通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保 护范围当视所附的权利要求所界定的范围为准。
权利要求
一种集成电路结构，包括一半导体基板；一内连结构，位于该半导体基板之上；一第一介电层，位于该半导体基板之上及该内连结构之内；一第二介电层，位于该内连结构之内及该第一介电层之上；以及一波导，包括一第一膜层，位于该第一介电层内；以及一第二膜层，位于该第二介电层内，其中该第一膜层紧邻该第二膜层。
2. 如权利要求1所述的集成电路结构，其中该波导还包括一信号线及位于该信号线的 对称侧的--第--接地线与一第二接地线。
3. 如权利要求2所述的集成电路结构，其中该信号线具有不同于或相同于该第一接地 线与该第二接地线的一膜厚。
4. 如权利要求3所述的集成电路结构，其中该信号线具有小于该第一接地线与该第二 接地线的一膜厚。
5. 如权利要求4所述的集成电路结构，其中该第一接地线与该第二接地线延伸进入多 个金属化膜层之内，且其中该信号线位于所述多个金属化膜层的相对顶层内且不位于所述 多个金属化膜层的相对底层内或该信号线位于所述多个金属膜层的相对中间层内且不位 于所述多个金属膜层的相对顶层或向对底层内或该信号线位于所述多个金属化膜层的相 对底层内且不位于所述多个金属化膜层的相对顶层内。
6. 如权利要求3所述的集成电路结构，其中该信号线具有大于该第一接地线与该第二 接地线的一膜厚。
7. 如权利要求6所述的集成电路结构，其中该信号线延伸进入多个金属化膜层之内， 且其中该第一接地线与该第二接地线位于所述多个金属化膜层的相对顶层内且不位于所 述多个金属化膜层的相对底层内或该第一接地线与该第二接地线位于所述多个金属化膜 层的相对中间层内且不位于所述多个金属化膜层的相对顶层或相对底层内或该第一接地 线与该第二接地线位于所述多个金属化膜层的相对底层内且不位于所述多个金属化膜层 的相对顶层内。
8. 如权利要求1所述的集成电路结构,其中该第二介电层为一保护层。
9. 如权利要求1所述的集成电路结构，其中该第一膜层与该第二膜层皆包括一金属导 线部与位于该金属导线部下方的一介层物部。
10. —种集成电路结构，包括 一半导体基底；多个介电层，包括多个金属层间介电层位于该半导体基底之上，其中所述多个金属层间介电层包括一第 一金属层间介电层以及位于该第一金属层间介电层--匕方的一第二金属层间介电层；以及 一保护层,位于该金属层间介电层之上;以及 一波导，包括 一信号线； 一第一接地线；以及一第二接地线，位于设置该第-接地线的该信号线的-对称侧；其中至少该信号线、该第一接地线与该第二接地线的一延伸至所述多个介电层内的一 第一介电层或一第二介电层之中。
11.如权利要求l()所述的集成电路结构，其中该第二介电层为一保护层，而该第一介 电层为-低介电常数介电层。
12. 如权利要求IO所述的集成电路结构，其中该第二介电层为一未掺杂硅玻璃层，而 该第一介电层为一低介电常数介电层。
13. 如权利要求l()所述的集成电路结构，其中该第二介电层为一保护层，而该第一介 电层为一未掺杂硅玻璃层。
14. 如权利要求IO所述的集成电路结构，其中该信号线具有相同于或不同于该第一接 地线与该第二接地线的一膜厚。
15. 如权利要求1()所述的集成电路结构，其中该信号线、该第一接地线与该第二接地 线皆包括一金属导线部与位于该金属导线部下方的-介层物部。
全文摘要
一种集成电路结构，包括一半导体基板；一内连结构，位于该半导体基板之上；一第一介电层，位于该半导体基板之上及该内连结构之内；一第二介电层，位于该内连结构之内及该第一介电层之上；以及一波导。上述波导包括一第一膜层，位于该第一介电层内；以及一第二膜层，位于该第二介电层内，其中该第一膜层紧邻该第二膜层。本发明提供的集成电路结构便于更大范围调整波导的特性阻抗，改善功率因数。
文档编号H01L27/04GK101771038SQ200910141838
公开日2010年7月7日 申请日期2009年5月26日 优先权日2008年12月29日
发明者卓秀英 申请人:台湾积体电路制造股份有限公司