专利名称：序列号发生器及其形成方法、集成电路及其形成方法
技术领域：
本发明涉及半导体器件及其形成方法，尤其涉及一种序列号发生器及其形成方 法、含有该序列号发生器的集成电路及其形成方法。
背景技术：
集成电路已经广为大家使用，其从保密性功能可以分为具有序列号的集成电路 和没有序列号的集成电路。对于需要保密的集成电路，需要用具有序列号生成功能的集成 电路，使用含有序列号的集成电路的用户在使用集成电路时，必须输入对应的序列号，才可 以顺利的使用集成电路，进行相应的操作，这样可以保护用户的信息，使集成电路的安全性
得以保障。现有技术的序列号发生器包括多个序列号单元，通常，序列号单元包括两个晶体 管和金属互连线(也可以称为“熔丝”)，图1为现有技术的序列号发生器的部分剖面结构 原理示意图，该序列号发生器包括第一晶体管10和第二晶体管20，分别可以产生逻辑1或 0，将第一晶体管10和第二晶体管20按一定的布局进行排列形成序列号发生器，从而在集 成电路通电时，可以产生序列号。其中，第一晶体管10的金属互连线11没有断开，在通电 时，产生电流，将此种状态定义为逻辑1或0 ；第二晶体管20的金属互连线21用激光切断， 形成有断开22，在通电时，不产生电流，将此种状态定义为逻辑0或1。现有技术的序列号发生器的第一晶体管10和第二晶体管20为传统的flash (闪 存)浮栅管，在形成第一晶体管10和第二晶体管20以及金属互连线后，利用激光将一些晶 体管的金属互连线(熔丝)熔断，由于激光设备昂贵，另外，在读取序列号时，需要用到芯片 上电荷泵，因此制造成本高。现有技术的形成含有序列号发生器的集成电路的方法通常是将逻辑工艺和 flash(闪存)工艺结合。参考图加 2d为现有技术的形成含有序列号发生器的集成电路 的方法剖面结构示意图。其中A区为逻辑区，包括具有一定功能的逻辑电路；B区为存储区， 包括序列号发生器；参考图加，提供半导体衬底100，在该衬底100内形成隔离结构101，阱 区(图中未示)，在衬底100的表面依次形成栅氧化层110和第一多晶硅层120 ；参考图2b， 在第一多晶硅层120的表面沉积氧化硅-氮化硅-氧化硅(ONO)栅介质层130，并去除逻辑 电路区即A区的ONO栅介质层；参考图2c，在ONO栅介质层130以及A区的第一多晶硅层 120的表面沉积第二多晶硅层140 ；参考图2d，对逻辑电路区即A区的栅氧化层110、第一多 晶硅层120和第二多晶硅层140、存储区即B区的栅氧化层110、第一多晶硅层120、ONO栅 介质层130和第二多晶硅层140进行光刻和刻蚀形成逻辑电路区和存储区的栅极，存储区 的栅极包括浮栅和控制栅；完成图2d所示的步骤后，进行后续的形成源区/漏区，侧墙、金 属互连等工艺，进而形成含有序列号发生器的集成电路。在形成集成电路后，利用激光将存 储区的一些晶体管的互连线切断，形成序列号发生器。以上所述现有技术的形成含有序列号发生器的集成电路是将逻辑工艺和flash 工艺结合，工艺复杂；而且在存储区形成序列号发生器时，需要用到激光设备，设备昂贵，增加了制造成本。专利号为5774011的美国专利公开了一种“利用标准的场效应器件的反熔丝集成 电路”，该专利也没有解决以上所述的现有技术的缺点
发明内容
本发明要解决的技术问题是现有技术的含有序列号发生器的集成电路的形成工 艺复杂，成本高的问题。为解决上述问题，本发明提供一种序列号发生器，包括衬底和至少一个序列号单 元，各序列号单元分别包括第一阱区，形成于所述衬底内；第一栅介质层和第一多晶硅栅极，依次形成于所述 第一阱区上；第二栅介质层和第二多晶硅栅极，依次形成于所述衬底上，所述第二栅介质层的 一侧覆盖部分第一阱区；第一掺杂区，形成于所述第一栅介质层和第二栅介质层之间、第一阱区内，所述第 一栅介质层的一侧覆盖部分第一掺杂区；第二掺杂区，形成于所述第二栅介质层另一侧的衬底内，所述第二栅介质层的另 一侧覆盖部分第二掺杂区。可选的，所述序列号单元还包括形成于所述第一掺杂区和第二栅介质层之间、第 一阱区内的隔离结构，所述序列号发生器还包括形成于相邻序列号单元之间的隔离结构。可选的，所述隔离结构为浅沟槽隔离结构或者硅局部氧化物隔离结构。可选的，所述第一栅介质层在高电压下击穿，其中，在第一栅介质层厚度为8 12nm时，高电压范围为10 15V。可选的，所述衬底为P型衬底，第一阱区为N型阱区，第一掺杂区、第二掺杂区为N 型重掺杂；或者，所述衬底为N型衬底，第一阱区为P型阱区，第一掺杂区、第二掺杂区为P型
重掺杂。可选的，所述N型阱区的掺杂的离子浓度为IXlO15 5X IOlfVcm2 ；所述第一掺杂 区、第二掺杂区的N型重掺杂的离子浓度为5 X IO18 5X 1019/cm2。为解决上述问题，本发明还提供一种序列号发生器的形成方法，包括提供衬底，在所述衬底内形成至少一第一阱区；在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次 形成第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱区；在所述第一栅介质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述第 一栅介质层的一侧覆盖部分第一掺杂区；在所述第二栅介质层另一侧的衬底内形成第二掺杂区，所述第二栅介质层的另一 侧覆盖部分第二掺杂区。可选的，在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬 底上依次形成第二栅介质层和第二多晶硅栅极，包括在衬底上依次形成介质层和多晶硅层；
光刻、刻蚀所述介质层和多晶硅层，形成第一阱区上的第一栅介质层和第一多晶 硅栅极，以及衬底上的第二栅介质层和第二多晶硅栅极。可选的，还包括在形成第一阱区前，在衬底内形成隔离所述第一掺杂区和第二栅 介质层的隔离结构，以及隔离相邻序列号单元的隔离结构，所述第一阱区包围所述隔离第 一掺杂区和第二栅介质层的隔离结构。可选的，所述衬底为P型衬底，第一阱区为N型阱区，第一掺杂区、第二掺杂区为N 型重掺杂；或者，所述衬底为N型衬底，第一阱区为P型阱区，第一掺杂区、第二掺杂区为P 型重掺杂。可选的，所述N型阱区的掺杂的离子浓度为IXlO15 5X IOlfVcm2 ；所述第一掺杂 区、第二掺杂区的N型重掺杂的离子浓度为5 X IO18 5X 1019/cm2。为解决上述问题，本发明的另一方面还提供一种集成电路，包括逻辑电路区和存 储区，所述逻辑电路区包括至少一个PMOS晶体管和/或NMOS晶体管，所述存储区包括序 列号发生器，该序列号发生器包括包括衬底和至少一个序列号单元，各序列号单元分别包 括第一阱区，形成于所述衬底内；第一栅介质层和第一多晶硅栅极，依次形成于所述 第一阱区上；第二栅介质层和第二多晶硅栅极，依次形成于所述衬底上，所述第二栅介质层的 一侧覆盖部分第一阱区；第一掺杂区，形成于所述第一栅介质层和第二栅介质层之间、第一阱区内，所述第 一栅介质层的一侧覆盖部分第一掺杂区；第二掺杂区，形成于所述第二栅介质层另一侧的衬底内，所述第二栅介质层的另 一侧覆盖部分第二掺杂区。为解决上述问题，本发明的另一方面还提供一种集成电路的形成方法，包括提供衬底；在所述衬底内形成至少一第一阱区、所述PMOS晶体管的阱区和/或所述匪OS晶 体管的阱区；在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次 形成第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱区，在所 述PMOS晶体管的阱区上依次形成第三栅介质层和第三多晶硅栅极，和/或在所述NMOS晶 体管的阱区上依次形成第四栅介质层和第四多晶硅栅极；在所述第一栅介质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述第 一栅介质层的一侧覆盖部分第一掺杂区，在所述第二栅介质层另一侧的衬底内形成第二掺 杂区，所述第二栅介质层的另一侧覆盖部分第二掺杂区，在所述第三栅介质层两侧的PMOS 晶体管的阱区内形成PMOS晶体管的源区和漏区，在所述第四栅介质层两侧的NMOS晶体管 的阱区内形成NMOS晶体管的源区和漏区。可选的，在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬 底上依次形成第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱 区，在所述PMOS晶体管的阱区上依次形成第三栅介质层和第三多晶硅栅极，和/或在所述 NMOS晶体管的阱区上依次形成第四栅介质层和第四多晶硅栅极包括
在衬底上依次形成介质层和多晶硅层；光刻、刻蚀所述栅介质层和多晶硅层，形成所述第一阱区上的第一栅介质层和第 一多晶硅栅极、所述衬底上的第二栅介质层和第二多晶硅栅极、所述PMOS晶体管的阱区上 的第三栅介质层和第三多晶硅栅极，和/或所述NMOS晶体管的阱区上的第四栅介质层和第 四多晶硅栅极。可选的，还包括在形成第一阱区、PMOS晶体管的阱区和/或NMOS晶体管的阱区 前，在衬底内形成隔离所述第一掺杂区和第二栅介质层的隔离结构、隔离相邻序列号单元 的隔离结构、以及隔离相邻PMOS晶体管和/或NMOS晶体管的隔离结构，所述第一阱区包围 所述隔离第一掺杂区和第二栅介质层的隔离结构。与现有技术相比，上述技术方案具有以下优点改进了序列号发生器的结构，使所述序列号发生器及含有该序列号发生器的集成 电路可以利用现有的CMOS工艺形成，工艺简单，降低制造成本；而且上述序列号发生器可 以利用器件本身的可编程性产生序列号，不需要用到激光设备，降低了制造成本。
图1为现有技术的序列号发生器的部分剖面结构原理示意图；图加至图2d为现有技术的形成含有序列号发生器的集成电路方法的流程的剖面 结构示意图；图3为本发明具体实施例的反熔丝序列号发生器的剖面结构示意图；图4为本发明具体实施例的含有序列号发生器的CMOS集成电路的剖面结构示意 图；图5为本发明具体实施例的形成含有所述序列号发生器的CMOS集成电路方法的 流程示意图；图6a至图6e为本发明具体实施例的形成CMOS集成电路方法的流程的剖面结构 示意图。
具体实施例方式本发明的序列号发生器，可以通过传统的CMOS逻辑工艺形成，而且该序列号发 生器可编程，在高电压下对其编程，实现该序列号发生器的序列号的存储；另外，本发明的 含有序列号发生器的集成电路可以通过传统的CMOS逻辑工艺形成，不需要将逻辑工艺和 flash工艺结合。下面结合附图详细介绍本发明的具体实施例。为了使本发明的表述更加清楚，本发明中出现的术语，第二栅介质层的一侧指第 二栅介质层靠近第一栅介质层的部分，第二栅介质层的另一侧指第二栅介质层远离第一栅 介质层的部分，第一栅介质层的一侧指第一栅介质层靠近第二栅介质层的部分。参考图3为本发明具体实施例的序列号发生器的剖面结构示意图。本发明具体实 施例的序列号发生器，包括衬底310，至少一个序列号单元(图中示例性地给出了一个序列 号单元的结构)，各序列号单元分别包括第一阱区312，形成于所述衬底310内；第一栅介质 层321和第一多晶硅栅极331，依次形成于所述第一阱区312上；第二栅介质层322和第二 多晶硅栅极332，依次形成于所述衬底310上，所述第二栅介质层322的一侧覆盖部分第一阱区312 ；第一掺杂区351，形成于所述第一栅介质层321和第二栅介质层322之间、第一阱 区312内，所述第一栅介质层321的一侧覆盖部分第一掺杂区351 ；第二掺杂区352，形成于 所述第二栅介质层322另一侧的衬底310内，所述第二栅介质层322的另一侧覆盖部分第 二掺杂区352。每个序列号单元还包括形成于所述第一掺杂区351和第二栅介质层322之间、第 一阱区312内的隔离结构311，所述序列号发生器还包括形成于相邻序列号单元之间的隔 离结构311。隔离结构311可以为浅沟槽隔离结构或者硅局部氧化物(LOCOS)隔离结构，在 该具体实施例中为浅沟槽隔离结构。从功能上分，该序列号发生器可以包括反熔丝结构301和MOS晶体管302，将序列 号单元按一定布局排列，形成序列号发生器；其中反熔丝结构301包括所述第一阱区312内 的第一掺杂区351，所述第一多晶硅栅极331，所述第一栅介质层321 ；MOS晶体管302包括 所述第二多晶硅栅极332，所述第二栅介质层322，漏区和源区，其中，所述第二掺杂区352 为该MOS晶体管302的漏区，所述第一阱区312为该MOS晶体管302的源区；形成于第一掺 杂区351和第二栅介质层322之间、第一阱区312内的隔离结构311，将反熔丝结构301和 MOS晶体管302分隔。其中，在该具体实施例中，衬底310为P型衬底；第一阱区312为N型阱区，离子掺 杂浓度为ι χ IO15 5 X IOlfVcm2 ；第一掺杂区351和第二掺杂区352为N型重掺杂，掺杂离 子为砷离子或磷离子，离子掺杂浓度为5 X IO18 5X 1019/cm2 ；第一栅介质层321和第二栅 介质层322为氧化物、氮化物或硅氧氮化合物。当然，在其他的实施例中，衬底310可以为 N型衬底；第一阱区312可以为P型阱区；第一掺杂区351和第二掺杂区352可以为P型重 掺杂，掺杂离子可以为硼离子。本发明的MOS晶体管和现有技术的MOS晶体管的结构基本相同，图中并没有详细 显示MOS晶体管的结构，例如，MOS晶体管还可以有轻掺杂漏结构以及侧墙。在反熔丝结构301的第一掺杂区351上施加高电压，高电压的范围为10 15V，对 该反熔丝结构301进行编程，实现对序列号的存储。其编程原理为在一些反熔丝结构301 的第一掺杂区351上施加高电压，并将对应的第一多晶硅栅极331接地，在其余反熔丝结构 301的第一掺杂区351上不施加高电压，在这种状态下，施加高电压的第一掺杂区351和接 地的第一多晶硅栅极331对应的第一栅介质层321在高压下击穿，未施加高电压的第一掺 杂区351其对应的第一栅介质层321没有被击穿；依此原理完成对反熔丝结构301的编程， 存储序列号。需要说明的是，为了使第一栅介质层321在高压下击穿，对其施加的高电压的 范围和第一栅介质层321的厚度有关，通常在第一栅介质层321的厚度为8 12nm，优选 为IOnm时，高电压的范围为10 15V。在读取反熔丝结构301中存储的序列号时，在MOS 晶体管302的第二多晶硅栅极332以及漏区即第二掺杂区352上施加偏压，当对应的反熔 丝结构301的第一栅介质层321处于击穿状态时，由于第一阱区312为MOS晶体管302的 源区，第一多晶硅栅极331接地，MOS晶体管302的沟道打开，MOS晶体管302的漏区即第 二掺杂区352、源区即第一阱区312以及第一多晶硅栅极331的接地端之间形成电流，由此 读出第一栅介质层321的击穿状态，将此状态定义为1或0 ；当对应的反熔丝结构301的第 一栅介质层321处于未被击穿状态时，MOS晶体管302的漏区即第二掺杂区352、源区即第 一阱区312以及第一多晶硅栅极331的接地端之间不能形成电流，由此读出第一栅介质层321的未被击穿状态，将此状态定义为0或1 ；基于以上的方式，可以读出序列号发生器所生 成的序列号。在该具体实施例中，第一阱区312为轻掺杂，其掺杂浓度和深度选择为其和衬底 310之间的接触区的击穿电压大于第一栅介质层的击穿电压；在该实施例中，第一阱区312 的深度为0. 5 μ m 1 μ m。另外，需要说明的是，在该具体实施例中第一多晶硅栅极331接地，在其他的具体 实施例中，第一多晶硅栅极331也可以接低电压，只要满足在第一掺杂区351上施加高电压 时，第一掺杂区351和第一多晶硅栅极331之间的电压差满足可以将第一栅介质层321击 穿即可。参考图4为含有以上所述序列号发生器的CMOS集成电路的剖面结构示意图。该 集成电路300分为逻辑电路区即C区和存储区即D区；存储区即D区包括以上所述的序列 号发生器，用来存储序列号；逻辑电路区即C区包括至少一个PMOS晶体管303和NMOS晶体 管304 (图中示例性地给出了一个PMOS晶体管和一个NMOS晶体管)。参考图5所示为形成含有以上所述序列号发生器的CMOS集成电路方法的流程示 意图。该集成电路包括逻辑电路区和存储区，所述序列号发生器形成于存储区，用于生成和 储存序列号。形成CMOS集成电路的方法主要包括步骤Si，提供衬底；步骤S2，在所述衬底 内形成至少一第一阱区、所述PMOS晶体管的阱区和/或所述NMOS晶体管的阱区；步骤S3， 在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次形成第二 栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱区，在所述PMOS晶 体管的第一阱区上依次形成第三栅介质层和第三多晶硅栅极，和/或在所述NMOS晶体管的 NMOS晶体管的阱区上依次形成第四栅介质层和第四多晶硅栅极；步骤S4，在所述第一栅介 质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述第一栅介质层覆盖部分第一 掺杂区，在所述第二栅介质层另一侧的衬底内形成第二掺杂区，所述第二栅介质层的另一 侧覆盖部分第二掺杂区，在所述第三栅介质层两侧的PMOS晶体管的阱区内形成PMOS晶体 管的源区和漏区，和/或在所述第四栅介质层两侧的NMOS晶体管的阱区内形成NMOS晶体 管的源区和漏区；步骤S5，进行后段金属互连工艺。该方法还包括在形成第一阱区、PMOS晶体管的阱区和/或NMOS晶体管的阱区 前，在衬底内形成隔离所述第一掺杂区和第二栅介质层的隔离结构、隔离相邻序列号单元 的隔离结构、以及隔离相邻PMOS晶体管和/或NMOS晶体管的隔离结构，所述第一阱区包围 所述隔离第一掺杂区和第二栅介质层的隔离结构。参考图6a至图6e为形成CMOS集成电 路方法的流程的剖面结构示意图；该CMOS集成电路包括逻辑电路区C区和用来存储序列 号的存储区D区，以上所述的序列号发生器位于存储区D区。以下结合图5以及图6a至图 6e，详细介绍包含序列号发生器的CMOS集成电路的形成方法。参考图6a，同时参考图5，执行步骤Si，提供衬底310，该衬底为半导体衬底，并在 衬底310内形成隔离结构311，包括用于隔离序列号单元的反熔丝结构和MOS晶体管的隔 离结构、用于隔离相邻序列号单元的隔离结构、以及用于隔离PMOS晶体管和NMOS晶体管的 隔离结构。在该实施例中衬底310为P型衬底，隔离结构311为浅沟槽隔离结构，在其他实施 例中也可以为L0C0S隔离结构；
参考图6b，同时参考图5，执行步骤S2，在衬底内形成第一阱区312、PMOS晶体管 的PMOS晶体管的阱区313和NMOS晶体管的NMOS晶体管的阱区314 在衬底310内形成隔 离结构311后，在衬底310内形成存储区即D区的第一阱区312，该实施例中为N型阱区，以 及逻辑电路区即C区的PMOS晶体管的PMOS晶体管的阱区313和NMOS晶体管的NMOS晶体 管的阱区314，PM0S晶体管的阱区313为逻辑电路区的PMOS晶体管的P型阱区，NMOS晶体 管的阱区314为逻辑电路区的PMOS晶体管的N型阱区；在具体的步骤中，可以利用离子注 入或扩散工艺先形成PMOS晶体管的阱区313，然后形成第一阱区312和NMOS晶体管的阱区 314，第一阱区312和NMOS晶体管的阱区314在同一工艺步骤中形成；也可以利用离子注入 或扩散工艺先形成第一阱区312和NMOS晶体管的阱区314，第一阱区312和NMOS晶体管的 阱区314在同一工艺步骤中形成，然后形成PMOS晶体管的阱区313。所述第一阱区312的 掺杂离子为硼离子，所述第一阱区312和NMOS晶体管的阱区314的掺杂离子为磷离子或砷 离子；所述第一阱区312的离子掺杂浓度和深度设置为其击穿电压大于以上所述的第一栅 介质层的击穿电压。形成第一阱区312，PMOS晶体管的阱区313和NMOS晶体管的阱区314后，隔离结 构311分别位于储存区的第一阱区312内，第一阱区312的边缘位置，PMOS晶体管的阱区 313和NMOS晶体管的阱区314交界的位置。在该具体实施例中，第一阱区312和NMOS晶体管的阱区314都为N型掺杂，因此 可以在同一工艺步骤中形成；在其他具体实施例中，如果第一阱区312为P型掺杂，则第一 阱区312和PMOS晶体管的阱区313可以在同一工艺步骤中形成。参考图6c和6d，同时参考图5，执行步骤S3，在所述第一阱区312上依次形成第一 栅介质层321和第一多晶硅栅极331，在衬底310上依次形成第二栅介质层322和第二多晶 硅栅极332，所述第二栅介质层322的一侧覆盖部分第一阱区312，在所述PMOS晶体管的阱 区313上依次形成第三栅介质层323和第三多晶硅栅极333，和/或在所述NMOS晶体管的 阱区314上依次形成第四栅介质层324和第四多晶硅栅极334，包括参考图6c，在衬底表 面依次形成介质层320，多晶硅层320 ；介质层320的材料可以为硅氧化物，氮化物，或者硅 氧氮化合物，在该具体实施例中利用热氧化工艺形成硅氧化物介质层；其中，介质层320的 厚度根据以上所述的序列号发生器的第一栅介质层321击穿电压的大小设定；形成介质层 320后，在介质层320的表面沉积多晶硅层330，多晶硅层330在后续的工艺中用来形成以 上所述的序列号发生器的反熔丝结构301的第一多晶硅栅极331和MOS晶体管的第二多晶 硅栅极332，以及CMOS集成电路中PMOS晶体管的第三多晶硅栅极和NMOS晶体管的第四多 晶硅栅极。其中，在形成多晶硅层330时，为了使其有更好的导电性，可以对多晶硅层330 进行掺杂，可以利用扩散或原位掺杂工艺形成。参考图6d，形成多晶硅层330后，利用光刻工艺对多晶硅层330图案化，之后利用 刻蚀工艺去除多余的多晶硅，并同时去除多余的栅介质层320，形成以上所述的序列号发生 器即存储区D区的反熔丝结构301的第一多晶硅栅极331和第一栅介质层321、MOS晶体 管的第二多晶硅栅极332和第二栅介质层322、所述第二栅介质层覆盖部分第一阱区312， 集成电路的逻辑电路区即C区的PMOS晶体管的第三多晶硅栅极333和第三栅介质层323、 第三栅介质层323和第三多晶硅栅极333依次形成于所述PMOS晶体管的阱区313上，以及 NMOS管的第四多晶硅栅极334和第四栅介质层324，第四栅介质层324和第四多晶硅栅极334依次形成于所述NMOS晶体管的阱区314上。其中，所述反熔丝结构301的第一多晶硅 栅极331在一些具体实施例中可以覆盖隔离结构，当进行上层互连而需在第一多晶硅栅极 上形成通孔时，通孔的位置最好是落在第一多晶硅栅极覆盖隔离结构的那个部分，这样可 以防止在通孔的等离子体蚀刻的过程中，高能量的离子会透过第一多晶硅栅极而继续往下 把第一栅介质层损伤，破坏这个晶体管的性能；也就是说，通孔所在的位置位于覆盖隔离结 构的那部分第一多晶硅栅极时，这种高能离子就不会损伤到晶体管的第一栅介质层。参考图6e，同时参考图5，执行步骤S4，在所述第一栅介质层321和第二栅介质 层322之间、第一阱区312内形成第一掺杂区351，所述第一栅介质层321的一侧覆盖部分 第一掺杂区351，在所述衬底310内形成第二掺杂区352，所述第二栅介质层322的另一侧 覆盖部分第二掺杂区352，在所述第三栅介质层323两侧的PMOS晶体管的阱区313内形成 PMOS晶体管的源区353和漏区354，在所述第四栅介质层324两侧的NMOS晶体管的阱区314 内形成NMOS晶体管的源区355和漏区356 在执行完步骤S3、形成栅极之后，对衬底310内 的第一阱区312和PMOS晶体管的阱区313进行LDD轻掺杂N型离子注入，离子注入浓度为 1 X IO13 5X 1013/Cm2，离子注入类型为磷离子或砷离子，形成逻辑电路区即C区的PMOS晶 体管303的轻掺杂源区和漏区(图中未示)、以及序列号发生器的MOS晶体管的轻掺杂漏区 (图中未示)，和反熔丝结构301的第一掺杂区351的轻掺杂(图中未示)；之后对衬底310 内的NMOS晶体管的阱区314进行LDD轻掺杂P型离子注入形成NMOS的轻掺杂源区和漏区 (图中未示)；在进行离子注入之前，要对衬底310、反熔丝结构的第一多晶硅栅极331、M0S 晶体管的第二多晶硅栅极332、以及NMOS的第三多晶硅栅极331和PMOS的第四多晶硅栅 极332组成的表面进行掩膜工艺，避免离子注入过程中，对衬底310以及多晶硅栅极造成损 伤；在完成以上所述的轻掺杂离子注入后，在衬底310、反熔丝结构301的第一多晶硅 栅极331、M0S晶体管302的第二多晶硅栅极332、以及PMOS晶体管303的第三多晶硅栅极 333和NMOS晶体管304的第四多晶硅栅极334组成的表面上形成介质层；之后对该介质层 进行回蚀分别形成侧墙341 ；在形成侧墙341后，对衬底310内的第一阱区312和序列号发生器的MOS晶体管 的轻掺杂漏区进行N型重掺杂离子注入，形成MOS晶体管302的漏区即第二掺杂区352和 反熔丝结构301的第一掺杂区351，离子掺杂浓度为5 X IO18 5 X 1019/cm2，离子掺杂类型 为磷离子或砷离子；对PMOS晶体管的阱区313进行N型离子重掺杂，形成PMOS晶体管303 的源区353和漏区354，离子掺杂浓度为3X IO15 5X IO1Vcm2,离子掺杂类型为磷离子或 砷离子；对NMOS晶体管的阱区314进行P型离子重掺杂，形成NMOS晶体管304的源区355 和漏区356，离子掺杂浓度为3 X IO15 5X1015/cm2，离子掺杂类型为硼离子。在完成以上工艺后，执行步骤S5，进行集成电路的后段工艺形成金属互连结构。在该具体实施例中，所述衬底为P型衬底，第一阱区为N型阱区，第一掺杂区、第二 掺杂区为N型重掺杂；在其他实施例中，所述衬底为N型衬底，第一阱区为P型阱区，第一掺 杂区、第二掺杂区为P型重掺杂。本发明具体实施例的CMOS集成电路包括逻辑电路区和存储序列号的存储区，该 集成电路通过改进存储序列号的序列号发生器的结构，使该集成电路可以通过传统的CMOS 集成电路工艺形成，工艺简单，克服现有技术的将逻辑工艺和flash工艺结合起来形成集成电路、工艺复杂的缺点，从而可以节省成本。另外需要说明的是，本发明的具体实施例的集成电路为CMOS集成电路，当然，本 发明的集成电路也可以为PMOS集成电路或者NMOS集成电路。本发明具体实施方式
的一种序列号发生器的形成方法，包括提供衬底，在所述衬 底内形成至少一第一阱区；在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极， 在所述衬底上依次形成第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部 分第一阱区；在所述第一栅介质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述 第一栅介质层的覆盖部分第一掺杂区；所述衬底内形成第二掺杂区，所述第二栅介质层的 覆盖部分第二掺杂区。在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在衬底上依次形成 第二栅介质层和第二多晶硅栅极，包括在衬底表面依次形成介质层，多晶硅层；光刻、刻 蚀所述介质层和多晶硅层，形成第一阱区上第一栅介质层和第一多晶硅栅极，以及衬底上 的第二栅介质层和第二多晶硅栅极，。该方法还包括在形成第一阱区前，在衬底内形成隔离所述第一掺杂区和第二栅 介质层的隔离结构，以及隔离相邻序列号单元的隔离结构，所述第一阱区包围所述隔离第 一掺杂区和第二栅介质层的隔离结构。本发明具体实施的序列号发生器形成方法可以参考图6a 6e所示的含有序列号 方式器的集成电路的形成方法的剖面结构流程示意图，D区即为序列号发生器所在区，本领 域的技术人员根据以上所述的形成集成电路的方法可以清楚的知道形成序列号发生器的 方法，在此不做赘述。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种序列号发生器，包括衬底和至少一个序列号单元，其特征在于，各序列号单元分 别包括第一阱区，形成于所述衬底内；第一栅介质层和第一多晶硅栅极，依次形成于所述第一阱区上；第二栅介质层和第二多晶硅栅极，依次形成于所述衬底上，所述第二栅介质层的一侧 覆盖部分第一阱区；第一掺杂区，形成于所述第一栅介质层和第二栅介质层之间、第一阱区内，所述第一栅 介质层的一侧覆盖部分第一掺杂区；第二掺杂区，形成于所述第二栅介质层另一侧的衬底内，所述第二栅介质层的另一侧 覆盖部分第二掺杂区。
2.如权利要求1所述的序列号发生器，其特征在于，所述序列号单元还包括形成于所 述第一掺杂区和第二栅介质层之间、第一阱区内的隔离结构，所述序列号发生器还包括形 成于相邻序列号单元之间的隔离结构。
3.如权利要求2所述的序列号发生器，其特征在于，所述隔离结构为浅沟槽隔离结构 或者硅局部氧化物隔离结构。
4.如权利要求1所述的序列号发生器，其特征在于，所述第一栅介质层在高电压下击 穿，其中，在第一栅介质层厚度为8 12nm时，高电压范围为10 15V。
5.如权利要求1所述的序列号发生器，其特征在于，所述衬底为P型衬底，第一阱区为 N型阱区，第一掺杂区、第二掺杂区为N型重掺杂；或者，所述衬底为N型衬底，第一阱区为P 型阱区，第一掺杂区、第二掺杂区为P型重掺杂。
6.如权利要求5所述的序列号发生器，其特征在于，所述N型阱区的掺杂的离子浓度为 1 X IO15 5 X IO1Vcm2 ；所述第一掺杂区、第二掺杂区的N型重掺杂的离子浓度为5 X IO18 5 X IO1Vcm2。
7.—种序列号发生器的形成方法，其特征在于，包括提供衬底，在所述衬底内形成至少一第一阱区；在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次形成 第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱区；在所述第一栅介质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述第一栅 介质层的一侧覆盖部分第一掺杂区；在所述第二栅介质层另一侧的衬底内形成第二掺杂区，所述第二栅介质层的另一侧覆 盖部分第二掺杂区。
8.如权利要求7所述的方法，其特征在于，在所述第一阱区上依次形成第一栅介质层 和第一多晶硅栅极，在所述衬底上依次形成第二栅介质层和第二多晶硅栅极，包括在衬底上依次形成介质层和多晶硅层；光刻、刻蚀所述介质层和多晶硅层，形成第一阱区上的第一栅介质层和第一多晶硅栅 极，以及衬底上的第二栅介质层和第二多晶硅栅极。
9.如权利要求8所述的方法，其特征在于，还包括在形成第一阱区前，在衬底内形成 隔离所述第一掺杂区和第二栅介质层的隔离结构，以及隔离相邻序列号单元的隔离结构， 所述第一阱区包围所述隔离第一掺杂区和第二栅介质层的隔离结构。
10.如权利要求9所述的方法，其特征在于，所述衬底为P型衬底，第一阱区为N型阱 区，第一掺杂区、第二掺杂区为N型重掺杂；或者，所述衬底为N型衬底，第一阱区为P型阱 区，第一掺杂区、第二掺杂区为P型重掺杂。
11.如权利要求10所述的方法，其特征在于，所述N型阱区的掺杂的离子浓度为 1 X IO15 5 X IO1Vcm2 ；所述第一掺杂区、第二掺杂区的N型重掺杂的离子浓度为5 X IO18 5 X IO1Vcm2。
12.—种集成电路，包括逻辑电路区和存储区，所述逻辑电路区包括至少一个PMOS晶 体管和/或NMOS晶体管，其特征在于，所述存储区包括权利要求1、4至6任一项所述的序 列号发生器。
13.—种权利要求12所述的集成电路的形成方法，其特征在于，包括提供衬底；在所述衬底内形成至少一第一阱区、所述PMOS晶体管的阱区和/或所述NMOS晶体管 的阱区；在所述第一阱区上依次形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次形 成第二栅介质层和第二多晶硅栅极，所述第二栅介质层的一侧覆盖部分第一阱区，在所述 PMOS晶体管的阱区上依次形成第三栅介质层和第三多晶硅栅极，和/或在所述NMOS晶体管 的阱区上依次形成第四栅介质层和第四多晶硅栅极；在所述第一栅介质层和第二栅介质层之间、第一阱区内形成第一掺杂区，所述第一栅 介质层的一侧覆盖部分第一掺杂区，在所述第二栅介质层另一侧的衬底内形成第二掺杂 区，所述第二栅介质层的另一侧覆盖部分第二掺杂区，在所述第三栅介质层两侧的PMOS晶 体管的阱区内形成PMOS晶体管的源区和漏区，在所述第四栅介质层两侧的NMOS晶体管的 阱区内形成NMOS晶体管的源区和漏区。
14.如权利要求13所述的集成电路的形成方法，其特征在于，在所述第一阱区上依次 形成第一栅介质层和第一多晶硅栅极，在所述衬底上依次形成第二栅介质层和第二多晶硅 栅极，所述第二栅介质层的一侧覆盖部分第一阱区，在所述PMOS晶体管的阱区上依次形成 第三栅介质层和第三多晶硅栅极，和/或在所述NMOS晶体管的阱区上依次形成第四栅介质 层和第四多晶硅栅极包括在衬底上依次形成介质层和多晶硅层；光刻、刻蚀所述栅介质层和多晶硅层，形成所述第一阱区上的第一栅介质层和第一多 晶硅栅极、所述衬底上的第二栅介质层和第二多晶硅栅极、所述PMOS晶体管的阱区上的第 三栅介质层和第三多晶硅栅极，和/或所述NMOS晶体管的阱区上的第四栅介质层和第四多 晶硅栅极。
15.如权利要求14所述的集成电路的形成方法，其特征在于，还包括在形成第一 阱区、PMOS晶体管的阱区和/或NMOS晶体管的阱区前，在衬底内形成隔离所述第一掺杂区 和第二栅介质层的隔离结构、隔离相邻序列号单元的隔离结构、以及隔离相邻PMOS晶体管 和/或NMOS晶体管的隔离结构，所述第一阱区包围所述隔离第一掺杂区和第二栅介质层的 隔离结构。
全文摘要
一种序列号发生器及形成方法、集成电路及形成方法，其中序列号发生器包括衬底，至少一个序列号单元，各序列号单元分别包括第一阱区，形成于衬底内；第一栅介质层和第一多晶硅栅极，依次形成于第一阱区上；第二栅介质层和第二多晶硅栅极，依次形成于衬底上，第二栅介质层覆盖部分第一阱区；第一掺杂区，形成于第一栅介质层和第二栅介质层之间、第一阱区内，第一栅介质层覆盖部分第一掺杂区；第二掺杂区，形成于衬底内，第二栅介质层覆盖部分第二掺杂区。本发明改进序列号发生器的结构，使含有该器件的集成电路可以利用现有的CMOS工艺形成，工艺简单，降低制造成本；而且不需要用到激光设备，降低了制造成本。
文档编号H01L21/82GK102110688SQ20091024749
公开日2011年6月29日 申请日期2009年12月29日 优先权日2009年12月29日
发明者许丹 申请人:中芯国际集成电路制造(上海)有限公司