专利名称：非挥发性记忆体及其制造方法与记忆胞的操作方法
技术领域：
本发明涉及一种非挥发性记忆体(non-volatile memory)及其制造方法与记忆胞的操作方法，特别是涉及一种可以避免第二位元效应(second bit effect)的非挥发性记忆体及其制造方法与记忆胞的操作方法。
背景技术：
非挥发性记忆体由于具有存入的资料在断电后也不会消失的优点，因此许多电器产品中必须具备此类记忆体，以维持电器产品开机时的正常操作。特别是，快闪记忆体 (flash memory)由于具有可多次进行资料的存入、读取、抹除等操作，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。电荷捕捉快闪记忆体(charge-traped flash memory)为目前常见的一种快闪记忆体。在电荷捕捉快闪记忆体中，利用由氧化物层-氮化物层-氧化物层所构成的电荷捕捉结构(即熟知的0N0层)可储存二位元的资料。一般来说，二位元的资料可分别储存于电荷捕捉结构中的氮化物层的左侧(即左位元)或右侧(即右位元)然而，在电荷捕捉快闪记忆体中存在着第二位元效应，即当对左位元进行读取操作时，会受到右位元的影响，或当对右位元进行读取操作时，会受到左位元的影响。此夕卜，随着记忆体尺寸逐渐缩小，第二位元效应更为显著，因而影响了记忆体的操作裕度 (operation window)与7Π件效會邑。由此可见，上述现有的非挥发性记忆体在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的非挥发性记忆体及其制造方法与记忆胞的操作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的非挥发性记忆体存在的缺陷，而提供一种新的非挥发性记忆体，所要解决的技术问题是使其可以避免在操作时产生第二位元效应，非常适于实用。本发明的另一目的在于，克服现有的非挥发性记忆体存在的缺陷，而提供一种新的非挥发性记忆体的制作方法，所要解决的技术问题是使其可制造具有较大操作裕度的非挥发性记忆体，从而更加适于实用。本发明的再一目的在于，克服现有的非挥发性记忆体存在的缺陷，而提供一种新的记忆胞的操作方法，所要解决的技术问题是使其可以有效地提高元件效能，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出
5的一种非挥发性记忆体，其包括基底、多个条状的第一掺杂区、多个条状的第二掺杂区、电荷捕捉结构、多个条状的第一栅极、多个条状的第二栅极以及栅间绝缘层。第一掺杂区配置于基底中，并沿第一方向延伸。第二掺杂区配置于基底中，并沿第一方向延伸，且第二掺杂区与第一掺杂区交替排列。电荷捕捉结构配置于基底上。第一栅极配置于电荷捕捉结构上， 并沿第一方向延伸，且每一个第一栅极位于这些第一掺杂区的其中一者上。第二栅极配置于电荷捕捉结构上，并沿第二方向延伸，且位于第二掺杂区上，其中第二方向与第一方向交错。栅间绝缘层配置于第一栅极与第二栅极之间。相邻的第一掺杂区与第二掺杂区以及位于相邻的第一掺杂区与第二掺杂区之间的第一栅极、第二栅极与电荷捕捉结构定义出记忆胞。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非挥发性记忆体，其中所述的第一栅极的宽度例如大于第一掺杂区的宽度。前述的非挥发性记忆体，其中所述的基底中例如具有多个沟渠，每一个第一掺杂区位于这些沟渠的其中一者下方，每一个第一栅极位于这些沟渠的其中一者的底部，且在第二方向上，这些第二栅极填入这些沟渠。前述的非挥发性记忆体，其中所述的电荷捕捉结构例如是由底氧化物层、电荷捕捉层与顶氧化物层所构成的复合结构。前述的非挥发性记忆体，其中所述的电荷捕捉层的材料例如为氮化物或高介电常数材料。前述的非挥发性记忆体，其中所述的高介电常数材料例如为Hf02、Ti02、&02、Ta205 或 A1203。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种非挥发性记忆体的制造方法，此方法是先提供基底。然后，在基底上形成电荷捕捉结构。接着，在电荷捕捉结构上形成多个条状的第一绝缘层，且这些第一绝缘层沿第一方向延伸。而后，在每一个第一绝缘层的侧壁上形成导体间隙壁，且导体间隙壁沿第一方向延伸。 然后，以这些第一绝缘层与这些导体间隙壁为罩幕，进行离子植入工艺，以在基底中形成多个条状的掺杂区，且这些掺杂区沿第一方向延伸。随后，在电荷捕捉结构上形成第一导体层，此第一导体层覆盖导体间隙壁且暴露出第一绝缘层。接下来，在第一导体层上与第一绝缘层上形成第二绝缘层，此第二绝缘层在第一方向上暴露出部分第一导体层。然后，在第二绝缘层与第一导体层上形成第二导体层。之后，将第二导体层与第二绝缘层所暴露出的第一导体层图案化，以在第二方向上形成多个条状的第三导体层，其中第二方向与第一方向交错。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非挥发性记忆体的制造方法，其中每一个第一绝缘层与导体间隙壁具有一个总宽度，每一个第一绝缘层的宽度例如大于此总宽度的四分之一且小于此总宽度的二分之一。前述的非挥发性记忆体的制造方法，其中所述的第一导体层的形成方法例如是先在电荷捕捉结构上形成导体材料层，并覆盖第一绝缘层与导体间隙壁。之后，进行平坦化工艺，移除部分导体材料层，直到暴露出第一绝缘层。
前述的非挥发性记忆体的制造方法，其中所述的第二绝缘层的形成方法例如是先在第一导体层与第一绝缘层上形成绝缘材料层。之后，进行图案化工艺，在第一方向上移除部分第二绝缘材料层。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种非挥发性记忆体的制造方法，此方法是先提供基底。然后，在基底中形成多个沟渠，且这些沟渠沿第一方向延伸。接着，在基底上形成电荷捕捉结构。而后，在这些沟渠之间以及这些沟渠底部的基底中形成多个掺杂区，且这些掺杂区沿第一方向延伸。然后，在这些沟渠底部形成第一导体层，且第一导体层沿第一方向延伸。随后，在第一导体层上形成绝缘层。之后，在第二方向上，在电荷捕捉结构上形成多个条状的第二导体层，且这些第二导体层填入这些沟渠，其中第二方向与第一方向交错。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非挥发性记忆体的制造方法，其中所述的第一导体层的形成方法例如是先在电荷捕捉结构上形成导体材料层，并填满这些沟渠。之后，进行蚀刻工艺，移除部分导体材料层，且保留位于沟渠底部的部分导体材料层。前述的非挥发性记忆体的制造方法，其中所述的绝缘层的形成方法例如是先在电荷捕捉结构上形成绝缘材料层，并填满这些沟渠。之后，进行蚀刻工艺，移除部分绝缘材料层，且保留位于第一导体层上的部分绝缘材料层。前述的非挥发性记忆体的制造方法，其中所述的第二导体层的形成方法例如是先在电荷捕捉结构上形成导体材料层，并填满这些沟渠。之后，进行图案化工艺，在第二方向上移除部分导体材料层。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种记忆胞的操作方法，此方法是提供如上所述的记忆胞，当进行程序化操作时，在第一栅极施加第一电压；在第二栅极施加第二电压；在第一掺杂区施加第三电压；在第二掺杂区施加第四电压；在基底施加第五电压。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆胞的操作方法，其中当程序化操作例如由通道热电子(channel hot electrons, CHE)注入执行时，第一电压与第二电压实质上相同，其中第一电压介于9伏特至13伏特之间；第二电压介于9伏特至13伏特之间；第三电压与该第四电压其中之一为0 伏特，且第三电压与该第四电压其中的另一个介于3. 5伏特至5. 5伏特之间；第五电压为0 伏特。前述的记忆胞的操作方法，其中当程序化操作例如由增强型通道热电子注入执行时，第一电压与第二电压其中之一介于9伏特至13伏特之间，且第一电压与第二电压其中的另一个介于1. 5伏特至3伏特之间；第三电压与第四电压其中之一为0伏特，且第三电压与第四电压其中的另一个介于3. 5伏特至5. 5伏特之间；第五电压为0伏特。前述的记忆胞的操作方法，其中在进行程序化操作之后，还可以进行抹除操作，且当进行抹除操作时，在第一栅极施加第六电压；在第二栅极施加第七电压；在第一掺杂区施加第八电压；在第二掺杂区施加第九电压；在基底施加第十电压。前述的记忆胞的操作方法，其中当抹除操作例如由能带对能带热空穴 (band-to-band hot hole，BBHH)执行时，第六电压与第七电压其中之一为0伏特、浮置(floating)或介于-11伏特至-15伏特之间，且第六电压与第七电压其中的另一个介于-11伏特至-15伏特之间；第八电压与第九电压其中之一为0伏特或浮置，且第八电压与第九电压其中的另一个介于4伏特至5伏特之间；第十电压为0伏特。前述的记忆胞的操作方法，其中在进行程序化操作之后，还可以进行读取操作，且当进行读取操作时，在第一栅极施加第十一电压；在第二栅极施加第十二电压；在第一掺杂区施加第十三电压；在第二掺杂区施加第十四电压；在基底施加一第十五电压。前述的记忆胞的操作方法，其中所述的第十一电压与第十二电压其中之一介于5 伏特至9. 5伏特之间，且第十一电压与第十二电压其中的另一个介于0伏特至6伏特之间； 第十三电压与第十四电压其中之一介于0. 7伏特至1. 6伏特之间，且第十三电压与第十四电压其中的另一个为0伏特；第十五电压为0伏特。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种非挥发性记忆体的制造方法，其是先提供基底。然后，在基底中形成多个条状的第一掺杂区与多个条状的第二掺杂区。第一掺杂区与第二掺杂区沿第一方向延伸，且第一掺杂区与第二掺杂区交替排列。接着，在基底上形成电荷捕捉结构。而后，在电荷捕捉结构上形成多个条状的第一栅极。第一栅极沿第一方向延伸，且每一个第一栅极位于这些第一掺杂区的其中一者上。然后，在电荷捕捉结构上形成多个条状的第二栅极。第二栅极沿第二方向延伸，且位于第二掺杂区上，其中第二方向与第一方向交错。之后，在第一栅极与第二栅极之间形成栅间绝缘层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的非挥发性记忆体的制造方法，其中所述的第一栅极、第二栅极与栅间绝缘层的形成方法例如是先在电荷捕捉结构上形成多个条状的第一绝缘层，且这些第一绝缘层沿第一方向延伸。然后，在每一个第一绝缘层的侧壁上形成导体间隙壁，且这些导体间隙壁沿第一方向延伸。接着，在电荷捕捉结构上形成第一导体层，此第一导体层覆盖导体间隙壁且暴露出第一绝缘层。而后，在第一导体层上与第一绝缘层上形成第二绝缘层，此第二绝缘层在第一方向上暴露出部分第一导体层，随后，在第二绝缘层与第一导体层上形成第二导体层。之后，将第二导体层与第二绝缘层所暴露出的第一导体层图案化，以在第二方向上形成多个条状的第三导体层，其中第三导体层以及位于其下方的第一导体层构成第二栅极。前述的非挥发性记忆体的制造方法，其中所述的第一掺杂区与第二掺杂区的形成方法例如是以第一绝缘层与导体间隙壁为罩幕，进行离子植入工艺。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明非挥发性记忆体及其制造方法与记忆胞的操作方法至少具有下列优点及有益效果本发明的非挥发性记忆体具有交错配置的多条第一栅极与多条第二栅极，使得每一个记忆胞具有二个栅极，因此在进行程序化操作时，可以藉由对二个栅极施加适当的电压来进行通道热电子注入或增强型通道热电子注入以增加程序化效率，进而提高元件效能。此外，在进行读取操作时，可藉由对位于非读取侧的栅极施加高电压来抑制第二位元效应，以增加操作裕度。另外，进行读取操作时，由于已对位于非读取侧的栅极施加高电压来抑制第二位元效应，因此不需对位于非读取侧的栅极下方的掺杂区施加高电压来抑制第二位元效应，因而可以减轻读取干扰(read disturb)的问题。综上所述，本发明是有关于一种非挥发性记忆体及其制造方法与记忆胞的操作方
8法。该非挥发性记忆体包括基底、第一与第二掺杂区、电荷捕捉结构、第一与第二栅极、栅间绝缘层。第一与第二掺杂区配置于基底中并沿第一方向延伸，且彼此交替排列。电荷捕捉结构配置于基底上。第一与第二栅极配置于电荷捕捉结构上。第一栅极沿第一方向延伸。每一第一栅极位于一个第一掺杂区上。第二栅极沿第二方向延伸，且位于第二掺杂区上。栅间绝缘层配置于第一与第二栅极之间。相邻的第一与第二掺杂区以及位于二者之间的第一与第二栅极、电荷捕捉结构定义出记忆胞。本发明还提供了一种非挥发性记忆体的制造方法及记忆胞的操作方法。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图IA是依照本发明一实施例所绘示的非挥发性记忆体的俯视示意图。图IB是沿图IA中的1-1’剖面所绘示的记忆胞的剖面示意图。图2A至图2D是沿图IA中的1_1 ’剖面所绘示的非挥发性记忆体的制造流程的剖面图。图3A是依照本发明另一实施例所绘示的非挥发性记忆体的俯视示意图。图;3B是沿图3A中的11-11’剖面所绘示的记忆胞的剖面示意图。图4A至图4C是沿图3A中的II-II’剖面所绘示的非挥发性记忆体的制造流程的剖面图。图5A是依照本发明一实施例所绘示的记忆胞的程序化操作示意图。图5B是依照本发明一实施例所绘示的记忆胞的抹除操作示意图。图5C是依照本发明一实施例所绘示的记忆胞的读取操作示意图。10、30 非挥发性记忆体10a、30a 记忆胞100、300:基底102、302 第一掺杂区104、304 第二掺杂区106、306 电荷捕捉结构108、308:第一栅极110、310 第二栅极112、lUa、112b、312 栅间绝缘层200 第一绝缘层202 导体间隙壁204、400 第一导体层206 第二绝缘层208、404 第二导体层301 沟渠402 绝缘层B 方框L 左位元R 右位元 Vl V15 电压Wl 总宽度 W2 宽度X 第二方向 Y:第一方向
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的非挥发性记忆体及其制造方法与记忆胞的操作方法其具体实施方式
、结构、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。第一实施例图IA是依照本发明一实施例所绘示的非挥发性记忆体的俯视示意图。图IB是沿图IA中的1-1’剖面所绘示的记忆胞的剖面示意图。请同时参阅图IA与图IB所示，非挥发性记忆体10包括基底100、多个条状的第一掺杂区102、多个条状的第二掺杂区104、电荷捕捉结构106、多个条状的第一栅极108、多个条状的第二栅极110以及栅间绝缘层112。 基底100例如为硅基底或绝缘层上有硅(silicon on insulator, SOI)的基底。第一掺杂区102与第二掺杂区104配置于基底100中，并沿第一方向Y延伸。第一掺杂区102与第二掺杂区104交替排列。第一掺杂区102与第二掺杂区104分别作为源极与漏极。或者， 第一掺杂区102与第二掺杂区104也可以分别作为漏极与源极。电荷捕捉结构106配置于基底100上。电荷捕捉结构106例如是由底氧化物层、电荷捕捉层及顶氧化物层所构成的复合结构，其中底氧化物层作为穿隧介电层，顶氧化物层作为电荷阻挡层。电荷捕捉层的材料例如为氮化物或高介电常数材料(例如Hf02、TiO2, ZrO2, Ta2O5或Al2O3)。底氧化物层的厚度例如介于40 □至50 □之间。电荷捕捉层的厚度例如介于60 □至100 □之间。顶氧化物层的厚度例如介于70 □至110 □之间。第一栅极108配置于电荷捕捉结构106上，并沿第一方向Y延伸，且每一个第一栅极108位于一个第一掺杂区102上。第一栅极108的宽度例如大于第一掺杂区102的宽度。 第二栅极110配置于电荷捕捉结构106上，并沿第二方向X延伸，且位于第二掺杂区104上。 第一方向Y与第二方向X交错。在本实施例中，第一方向Y与第二方向X垂直。第一栅极 108与第二栅极110的材料例如为多晶硅。栅间绝缘层112配置于第一栅极108与第二栅极Iio之间。栅间绝缘层112例如是由位于第一栅极108顶面上的栅间绝缘层11 与位于第一栅极108侧壁上的栅间绝缘层112b所构成。在本实施例中，相邻的第一掺杂区102与第二掺杂区104以及位于相邻的第一掺杂区102与第二掺杂区104之间的第一栅极108、第二栅极110与电荷捕捉结构106定义出记忆胞10a，即图IA中方框B所围绕的区域。在记忆胞IOa中，部分的第一栅极108位于第一掺杂区102上方，且部分的第二栅极110位于第二掺杂区104上方。此外，第二栅极110 除了位于电荷捕捉结构106上之外，还覆盖第一栅极108的顶部。第一栅极108与第二栅极110藉由栅间绝缘层11 与栅间绝缘层112b而彼此分离。以下将由图IA中的1-1’剖面说明非挥发性记忆体10的制造方法。图2A至图2D是沿图IA中的1_1 ’剖面所绘示的非挥发性记忆体的制造流程的剖面图。在图2A至图2D中，与图1A、图IB相同的元件将以相同的标号表示，在此不另行说明。首先，请参阅图2A所示，提供基底100。然后，在基底100上形成电荷捕捉结构106。接着，在电荷捕捉结构106上形成条状的第一绝缘层200。第一绝缘层200沿图IA中的第一方向Y延伸。第一绝缘层200即为图IB中的栅间绝缘层112a。第一绝缘层200的形成方法例如是先在电荷捕捉结构106上形成一层绝缘材料层，然后再进行图案化工艺。然后，请参阅图2B所示，在第一绝缘层200的侧壁上形成导体间隙壁202。导体间隙壁202沿图IA中的第一方向Y延伸。导体间隙壁202的材料例如为多晶硅。在本实施例中，第一绝缘层200与其侧壁上的导体间隙壁202具有总宽度W1，而第一绝缘层200的宽度W2大于总宽度Wl的四分之一且小于总宽度Wl的二分之一。之后，以第一绝缘层200与导体间隙壁202为罩幕，进行离子植入工艺，以在基底100中形成条状的第一掺杂区102与条状的第二掺杂区104。第一掺杂区102与第二掺杂区104沿图IA中的第一方向Y延伸。接着，请参阅图2C所示，在电荷捕捉结构106上形成第一导体层204。第一导体层 204覆盖导体间隙壁202且暴露出第一绝缘层200。第一导体层204的材料例如为多晶硅。 第一导体层204的形成方法例如是先在电荷捕捉结构106上形成导体材料层，并覆盖第一绝缘层200与导体间隙壁202。之后，进行平坦化工艺，移除部分导体材料层，直到暴露出第一绝缘层200。之后，请参阅图2D所示，在第一导体层204上与第一绝缘层200上形成第二绝缘层206。第二绝缘层206在图IA中的第一方向Y上暴露出部分第一导体层204。第二绝缘层206即为图IB中的栅间绝缘层112b。第二绝缘层206的形成方法例如是先在第一导体层204与第一绝缘层200上形成绝缘材料层。之后，进行图案化工艺，在第一方向Y上移除部分绝缘材料层。然后，在第二绝缘层206与第一导体层204上形成第二导体层208。第二导体层208的材料例如为多晶硅。之后，将第二导体层208以及被第二绝缘层206所暴露出的第一导体层204图案化，以在图IA中的第二方向X上形成条状的第三导体层(由经图案化的第二导体层208及其下方的第一导体层204构成)，且相邻的两条第三导体层之间暴露出电荷捕捉结构106。在本实施例中，被第一绝缘层200与第二绝缘层206覆盖的导体间隙壁202与第一导体层204(即图2D中位于第一绝缘层200右侧的导体间隙壁202与第一导体层204) 构成图IA与图IB中的第一栅极108。此外，经图案化的第二导体层208及其下方的第一导体层204(即图2D中位于第一绝缘层200左侧的第一导体层204与第二导体层208)构成图IA与图IB中的第二栅极110。第二实施例图3A是依照本发明另一实施例所绘示的非挥发性记忆体的俯视示意图。图:3B是沿图3A中的11-11’剖面所绘示的记忆胞的剖面示意图。请同时参阅图3A与图;3B所示，非挥发性记忆体30包括基底300、多个条状的第一掺杂区302、多个条状的第二掺杂区304、电荷捕捉结构306、多个条状的第一栅极308、多个条状的第二栅极310以及栅间绝缘层312。 基底300例如为硅基底或绝缘层上有硅的基底。基底300中具有多个沿第一方向Y延伸的沟渠301。第一掺杂区302与第二掺杂区304配置于基底300中，并沿第一方向Y延伸。每一个第一掺杂区302位于一个沟渠301的下方。第二掺杂区304与沟渠301交替排列。第一掺杂区302与第二掺杂区304分别作为源极与漏极。或者，第一掺杂区302与第二掺杂区304也可以分别作为漏极与源极。电荷捕捉结构306共形地(conformally)配置于基底 300上。电荷捕捉结构306与第一实施例中的电荷捕捉结构106相同，在此不另行说明。每一个第一栅极308位于一个沟渠301的底部，且配置于电荷捕捉结构306上，并沿第一方向Y延伸。第二栅极310配置于电荷捕捉结构306上，并沿第二方向X延伸，且位
11于第二掺杂区304上。第一方向Y与第二方向X交错。在本实施例中，第一方向Y与第二方向X垂直。此外，在第二方向X上，第二栅极310填入沟渠301。第一栅极308与第二栅极310的材料例如为多晶硅。栅间绝缘层312配置于沟渠301中，且位于第一栅极308与第二栅极310之间，用以隔离第一栅极308与第二栅极310。在本实施例中，相邻的第一掺杂区302与第二掺杂区304以及位于相邻的第一掺杂区302与第二掺杂区304之间的第一栅极308、第二栅极310与电荷捕捉结构306定义出记忆胞30a，即图;3B中虚线所围绕的区域。以下将由图3A中的11-11’剖面说明非挥发性记忆体30的制造方法。图4A至图4C是沿图3A中的II-II’剖面所绘示的非挥发性记忆体的制造流程的剖面图。在图4A至图4C中，与图3A、图;3B相同的元件将以相同的标号表示，在此不另行说明。首先，请参阅图4A所示，提供基底300。然后，在基底300中形成多个沿第一方向Y延伸的沟渠301。接着，在基底300上共形地形成电荷捕捉结构306。然后，请参阅图4B所示，进行离子植入工艺，以在沟渠301底部的基底300中形成沿第一方向Y延伸的第一掺杂区302，以及在沟渠301之间的基底300中形成沿第一方向Y 延伸的第二掺杂区304。接着，在沟渠301底部形成沿第一方向Y延伸的第一导体层400。 第一导体层400的形成方法例如是先在电荷捕捉结构306上形成导体材料层，并填满沟渠 301。然后，进行蚀刻工艺，移除沟渠301之外的导体材料层以及沟渠301中的部分导体材料层，保留位于沟渠301底部的导体材料层。第一导体层400即为图3A与图;3B中的第一栅极308。而后，在第一导体层400上形成绝缘层402。绝缘层402的形成方法例如是先在电荷捕捉结构306上形成绝缘材料层，并填满沟渠301。然后，进行蚀刻工艺，移除沟渠301 之外的绝缘材料层以及沟渠301中的部分绝缘材料层，保留位于第一导体层400上的绝缘材料层。绝缘层402即为图3A与图;3B中的栅间绝缘层312。 之后，请参阅图4C所示，在第二方向X上，在电荷捕捉结构306上形成多个条状的第二导体层404，且第二导体层404填入沟渠301。第二导体层404的形成方法例如是先在电荷捕捉结构306上形成导体材料层，并填满沟渠301。然后，进行图案化工艺，在第二方向 X上，移除沟渠301之外以及沟渠301中的部分导体材料层，以形成条状的第二导体层404。 第二导体层404即为图3A与图;3B中的第二栅极310。以下将以图IB中的记忆胞IOa为例来说明本发明实施例的记忆胞的操作方法。图5A是依照本发明一实施例所绘示的记忆胞的程序化操作示意图。请参阅图5A 所示，当对记忆胞IOa进行程序化操作时，在第一栅极108施加电压V1 ；在第二栅极110施加电压V2 ；在第一掺杂区102施加电压V3 ；在第二掺杂区104施加电压V4 ；在基底100施加电压V5。详细地说，欲使用通道热电子注入来对记忆胞IOa的右位元R执行程序化操作 (即将电子存入第一栅极108下方的电荷捕捉结构106中)时，电压Vp V2为实质上相同的相对高电压，且例如介于9伏特至13伏特之间，，以使第一掺杂区102与第二掺杂区104 之间的通道为相对强地开启(strongly turn-on)；电压V3例如介于3. 5伏特至5. 5伏特之间；电压V4例如为0伏特；电压V5例如为0伏特。因此，电子可以被横向电场(lateral electric field)加速，以注入第一栅极108下方的电荷捕捉结构106中。同样地，欲使用通道热电子注入来对记忆胞IOa的左位元L执行程序化操作(即将电子存入第二栅极110下方的电荷捕捉结构106中)时，电压Vp V2为实质上相同的相对高电压，且例如介于9伏特至13伏特之间，以使第一掺杂区102与第二掺杂区104之间的通道为相对强地开启；电压V3例如为0伏特；电压V4例如介于3. 5伏特至5. 5伏特之间；电压V5例如为0伏特。因此，电子可以被横向电场加速，以注入第二栅极110下方的电荷捕捉结构106中。此外，欲使用增强型通道热电子注入来对记忆胞IOa的右位元R执行程序化操作时，电压V1例如介于9伏特至13伏特之间，以使第一栅极108下方的通道为相对强地开启；电压V2例如介于1. 5伏特至3伏特之间，以使第二栅极110下方的通道为相对弱地开启(weakly turn-on)；电压V3例如介于3. 5伏特至5. 5伏特之间；电压V4例如为0伏特； 电压V5例如为0伏特。藉由对第一栅极108施加相对高的电压可以得到较高的垂直电场 (vertical electric field)，且藉由对第二栅极110施加相对低的电压可以得到较高的横向电场，因此可以使程序化操作更有效率。同样地，欲使用增强型通道热电子注入来对记忆胞IOa的左位元L执行程序化操作时，电压V1例如介于1. 5伏特至3伏特之间，以使第一栅极108下方的通道为相对弱地开启；电压V2例如介于9伏特至13伏特之间，以使第二栅极 110下方的通道为相对强地开启；电压V3例如为0伏特；电压V4例如介于3. 5伏特至5. 5 伏特之间；电压V5例如为0伏特。藉由对第一栅极108施加相对低的电压可以得到较高的横向电场，且藉由对第二栅极110施加相对高的电压可以得到较高的垂直电场，因此可以使程序化操作更有效率。在进行上述的程序化操作之后，还可以进一步地对记忆胞IOa中所储存的资料进行抹除操作。图5B是依照本发明一实施例所绘示的记忆胞的抹除操作示意图。请参阅图5B所示，当对已程序化的记忆胞IOa进行抹除操作时，在第一栅极108施加电压V6 ；在第二栅极 110施加电压V7 ；在第一掺杂区102施加电SV8 ；在第二掺杂区104施加电SV9 ；在基底100 施加电压V1Q。详细地说，欲使用能带以能带热空穴来对已程序化的记忆胞IOa的右位元R进行抹除操作时，电压V6例如介于-11伏特至-15伏特之间；电压V7例如为0伏特、浮置或介于-11伏特至-15伏特之间；电压V8例如介于4伏特至5伏特之间；电压V9例如为0伏特或浮置；电压Vltl例如为0伏特。因此，空穴被注入第一栅极108下方的电荷捕捉结构106 中而与电子结合，以将记忆胞IOa的右位元R中所储存的资料抹除。同样地，欲使用能带以能带热空穴来对已程序化的记忆胞IOa的左位元L进行抹除操作时，电压V6例如为0伏特、 浮置或介于-11伏特至-15伏特之间；电压V7例如介于-11伏特至-15伏特之间；电压V8 例如为0伏特或浮置；电压V9例如介于4伏特至5伏特之间；电压Vltl例如为0伏特。因此，空穴被注入第二栅极110下方的电荷捕捉结构106中而与电子结合，以将记忆胞IOa的左位元L中所储存的资料抹除。在进行上述的程序化操作之后，也可以进一步地对记忆胞IOa中所储存的资料进行读取操作。图5C是依照本发明一实施例所绘示的记忆胞的读取操作示意图。请参阅图5C所示，当对已程序化的记忆胞IOa进行读取操作时，在第一栅极108施加电压V11 ；在第二栅极 110施加电压V12 ；在第一掺杂区102施加电压V13 ；在第二掺杂区104施加电压V14 ；在基底 100施加电压V15。
当对记忆胞IOa的右位元R进行读取操作时，电压V11例如介于0伏特至6伏特之间；电压V12例如介于5伏特至9. 5伏特之间；电压V13例如为0伏特；电压V14例如介于0. 7 伏特至1.6伏特之间；电压V15例如为0伏特。由于在读取储存于右位元R中的资料时，左位元L处的第二栅极110被施加了相对高的电压，因此抑制了第二位元效应，进而增加了操作裕度。此外，在对记忆胞IOa的右位元R进行读取操作时，由于已对位于非读取侧的第二栅极110施加高电压来抑制第二位元效应，因此不需如同先前技术一般对第二掺杂区104 施加高电压来抑制第二位元效应，因而可以减轻读取干扰的问题。同样地，当对记忆胞IOa 的左位元L进行读取操作时，电压V11例如介于5伏特至9. 5伏特之间；电压V12例如介于0 伏特至6伏特之间；电压V13例如介于0. 7伏特至1. 6伏特之间；电压V14例如为0伏特；电压V15例如为0伏特。由于在读取储存于左位元L中的资料时，右位元R处的第一栅极108 被施加了相对高的电压，因此抑制了第二位元效应，进而增加了操作裕度。此外，在对记忆胞IOa的左位元L进行读取操作时，由于已对位于非读取侧的第一栅极108施加高电压来抑制第二位元效应，因此不需如同先前技术一般对第一掺杂区102施加高电压来抑制第二位元效应，因而可以减轻读取干扰的问题。特别一提的是，上述对记忆胞IOa的操作方法同样可以应用于操作记忆胞30a。本领域技术人员依据上述对记忆胞IOa的程序化、抹除、读取操作应可达成对记忆胞30a的程序化、抹除、读取操作，因此本说明书在此不另行说明。综上所述，本发明实施例的非挥发性记忆体具有交错配置的多条第一栅极与多条第二栅极，使得每一个记忆胞具有二个栅极，因此在进行程序化操作时，可藉由对记忆胞的第一栅极与第二栅极施加适当的电压来进行通道热电子注入或增强型通道热电子注入，以增加程序化效率，进而提高元件效能。此外，在对记忆胞进行读取操作时，可藉由对位于非读取侧的栅极施加高电压来抑制第二位元效应，以增加操作裕度。另外，在对记忆胞进行读取操作时，由于已对位于非读取侧的栅极施加高电压来抑制第二位元效应，因此不需如同先前技术一般对位于非读取侧的栅极下方的掺杂区施加高电压来抑制第二位元效应，使得读取干扰可以被有效地减轻。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种非挥发性记忆体，其特征在于其包括 一基底；多个条状的第一掺杂区，配置于该基底中并沿一第一方向延伸； 多个条状的第二掺杂区，配置于该基底中并沿该第一方向延伸，且该些第二掺杂区与该些第一掺杂区交替排列；一电荷捕捉结构，配置于该基底上；多个条状的第一栅极，配置于该电荷捕捉结构上并沿该第一方向延伸，且每一第一栅极位于该些第一掺杂区的其中一者上；多个条状的第二棚极，配置于该电荷捕捉结构上并沿一第二方向延伸，且位于该些第二掺杂区上，其中该第二方向与该第一方向交错；以及一栅间绝缘层，配置于该些第一栅极与该些第二栅极之间；其中相邻的该第一掺杂区与该第二掺杂区以及位于相邻的该第一掺杂区与该第二掺杂区之间的该第一栅极、该第二栅极与该电荷捕捉结构定义出一记忆胞。
2.根据权利要求1所述的非挥发性记忆体，其特征在于其中该些第一栅极的宽度大于该些第一掺杂区的宽度。
3.根据权利要求1所述的非挥发性记忆体，其特征在于其中所述的基底中具有多个沟渠，每一第一掺杂区位于该些沟渠的其中一者下方，每一第一栅极位于该些沟渠的其中一者的底部，且在该第二方向上，该些第二栅极填入该些沟渠。
4.一种非挥发性记忆体的制造方法，其特征在于其包括以下步骤 提供一基底；在该基底上形成一电荷捕捉结构；在该电荷捕捉结构上形成多个条状的第一绝缘层，且该些第一绝缘层沿一第一方向延伸；在每一第一绝缘层的侧壁上形成一导体间隙壁，且该些导体间隙壁沿该第一方向延伸；以该些第一绝缘层与该些导体间隙壁为罩幕，进行离子植入工艺，以在该基底中形成多个条状的掺杂区，且该些掺杂区沿该第一方向延伸；在该电荷捕捉结构上形成一第一导体层，该第一导体层覆盖该些导体间隙壁且暴露出该些第一绝缘层；在该第一导体层上与该些第一绝缘层上形成一第二绝缘层，该第二绝缘层在该第一方向上暴露出部分该第一导体层；在该第二绝缘层与该第一导体层上形成一第二导体层；以及将该第二导体层与该第二绝缘层所暴露出的该第一导体层图案化，以在一第二方向上形成多个条状的第三导体层，其中该第二方向与该第一方向交错。
5.根据权利要求4所述的非挥发性记忆体的制造方法，其特征在于其中每一第一绝缘层与其侧壁上的导体间隙壁具有一总宽度，每第一绝缘层的宽度大于该总宽度的四分之一且小于该总宽度的二分之一。
6.一种非挥发性记忆体的制造方法，其特征在于其包括以下步骤 提供一基底；在该基底中形成多个沟渠，且该些沟渠沿一第一方向延伸； 在该基底上形成一电荷捕捉结构；在该些沟渠之间以及该些沟渠底部的该基底中形成多个掺杂区，且该些掺杂区沿该第一方向延伸；在该些沟渠底部形成一第一导体层，且该第一导体层沿该第一方向延伸； 在该第一导体层上形成一绝缘层；以及在一第二方向上，在该电荷捕捉结构上形成多个条状的第二导体层，且该些第二导体层填入该些沟渠，其中该第二方向与该第一方向交错。
7.根据权利要求6所述的非挥发性记忆体的制造方法，其特征在于其中所述的第一导体层的形成方法包括在该电荷捕捉结构上形成一导体材料层，并填满该些沟渠；以及进行蚀刻工艺，移除部分该导体材料层，且保留位于该些沟渠底部的部分该导体材料层。
8.根据权利要求6所述的非挥发性记忆体的制造方法，其特征在于其中所述的绝缘层的形成方法包括在该电荷捕捉结构上形成一绝缘材料层，并填满该些沟渠；以及进行蚀刻工艺，移除部分该绝缘材料层，且保留位于该第一导体层上的部分该绝缘材料层。
9.根据权利要求6所述的非挥发性记忆体的制造方法，其特征在于其中该些第二导体层的形成方法包括在该电荷捕捉结构上形成一导体材料层，并填满该些沟渠；以及进行图案化工艺，在该第二方向上移除部分该导体材料层。
10.一种记忆胞的操作方法，其特征在于其包括以下步骤提供一记忆胞，该记忆胞是根据权利要求1或3所述的记忆胞，当进行一程序化操作时，在该第一栅极施加一第一电压；在该第二栅极施加一第二电压；在该第一掺杂区施加一第三电压；在该第二掺杂区施加一第四电压；在该基底施加一第五电压。
11.根据权利要求10所述的记忆胞的操作方法，其特征在于其中当该程序化操作由通道热电子注入执行时，该第一电压与该第二电压实质上相同，其中该第一电压介于9伏特至13伏特之间；该第二电压介于9伏特至13伏特之间；该第三电压与该第四电压其中之一为0伏特，且该第三电压与该第四电压其中的另一个介于3. 5伏特至5. 5伏特之间；该第五电压为0伏特。
12.根据权利要求10所述的记忆胞的操作方法，其特征在于其中当该程序化操作由增强型通道热电子注入执行时，该第一电压与该第二电压其中之一介于9伏特至13伏特之间，且该第一电压与该第二电压其中的另一个介于1.5伏特至3伏特之间；该第三电压与该第四电压其中之一为0伏特，且该第三电压与该第四电压其中的另一个介于3. 5伏特至5. 5 伏特之间；该第五电压为0伏特。
13.一种非挥发性记忆体的制造方法，其特征在于其包括 提供一基底；在该基底中形成多个条状的第一掺杂区与多个条状的第二掺杂区，该些第一掺杂区与该些第二掺杂区沿一第一方向延伸，且该些第一掺杂区与该些第二掺杂区交替排列； 在该基底上形成一电荷捕捉结构；在该电荷捕捉结构上形成多个条状的第一栅极，该些第一栅极沿该第一方向延伸，且每一第一栅极位于该些第一掺杂区的其中一者上；在该电荷捕捉结构上形成多个条状的第二栅极，该些第二栅极沿一第二方向延伸，且位于该些第二掺杂区上，其中该第二方向与该第一方向交错；以及在该些第一栅极与该些第二栅极之间形成一栅间绝缘层。
14.根据权利要求13所述的非挥发性记忆体的制造方法，其特征在于其中该些第一栅极、该些第二栅极与该栅间绝缘层的形成方法包括在该电荷捕捉结构上形成多个条状的第一绝缘层，且该些第一绝缘层沿该第一方向延伸；在每一第一绝缘层的侧壁上形成一导体间隙壁，且该些导体间隙壁沿该第一方向延伸；在该电荷捕捉结构上形成一第一导体层，该第一导体层覆盖该些导体间隙壁且暴露出该些第一绝缘层；在该第一导体层上与该些第一绝缘层上形成一第二绝缘层，该第二绝缘层在该第一方向上暴露出部分该第一导体层；在该第二绝缘层与该第一导体层上形成一第二导体层；以及将该第二导体层与该第二绝缘层所暴露出的该第一导体层图案化，以在该第二方向上形成多个条状的第三导体层，其中该些第三导体层以及位于其下方的该第一导体层构成该些第二栅极。
15.根据权利要求14所述的非挥发性记忆体的制造方法，其特征在于其中每一第一绝缘层与其侧壁上的导体间隙壁具有一总宽度，每第一绝缘层的宽度大于该总宽度的四分之一且小于该总宽度的二分之一。
全文摘要
本发明是有关于一种非挥发性记忆体及其制造方法与记忆胞的操作方法。该非挥发性记忆体包括基底、第一与第二掺杂区、电荷捕捉结构、第一与第二栅极、栅间绝缘层。第一与第二掺杂区配置于基底中并沿第一方向延伸，且彼此交替排列。电荷捕捉结构配置于基底上。第一与第二栅极配置于电荷捕捉结构上。第一栅极沿第一方向延伸。每一第一栅极位于一个第一掺杂区上。第二栅极沿第二方向延伸，且位于第二掺杂区上。栅间绝缘层配置于第一与第二栅极之间。相邻的第一与第二掺杂区以及位于二者之间的第一与第二栅极、电荷捕捉结构定义出记忆胞。藉此本发明可抑制第二位元效应，增加操作裕度。本发明还提供了一种非挥发性记忆体的制造方法及记忆胞的操作方法。
文档编号H01L21/8247GK102479790SQ20101057144
公开日2012年5月30日 申请日期2010年11月23日 优先权日2010年11月23日
发明者卢道政, 吴冠纬, 张耀文, 杨怡箴 申请人:旺宏电子股份有限公司