专利名称：具有铜插塞的半导体器件的制作方法
技术领域：
本发明涉及半导体器件，并尤其涉及适用于倒装芯片结合至封装且具有铜插塞的半导体器件。
背景技术：
所谓的倒装芯片封装通常用于将半导体器件接合至封装，使其与传统线接合封装相较具有多个优点。这些优点包括高集成度、耐用度以及成本。在用于倒装芯片接合的半导体器件中，此半导体器件包括绝缘层以及最终钝化层，其中存在过孔开口以接收球限冶金(ball limiting metallurgy)(有时亦禾尔为凸起下Ji台金(underbump metallurgy)以及一定量的焊料。绝缘层材料可为，例如，氮化硅或氧化硅，而最终钝化层材料可为，例如，聚亚酰胺或光敏聚亚酰胺。包括该球限冶金和焊料的完成的半导体芯片可被置于与封装(例如印刷电路板或陶瓷衬底)接触，接着加热以便使焊料回流而将半导体芯片接合至该封装。
发明内容
本发明利用结构中的绝缘层中的铜插塞而取代目前用于半导体器件中的最终铝层。本发明的实施例解决了目前使用最终铝层的半导体设计中的电迁移与结构的问题。如上所述的本发明各目的与优点，根据本发明的第一方面，可通过提供如下的半导体器件而达成，一种半导体器件，包括半导体衬底，其具有多个布线层，其中最终布线层包括导电材料；绝缘层，形成在所述最终布线层上，所述绝缘层具有在其中形成的过孔开口以暴露所述最终布线层中的所述导电材料；阻挡层，形成在所述过孔开口中；以及铜插塞， 形成在所述阻挡层上且填充所述过孔开口。根据本发明的第二方面，提供一种半导体器件，包括半导体衬底，其具有最终布线层，所述最终布线层包括导电材料；绝缘层，形成在所述最终布线层上，所述绝缘层具有在其中形成的过孔开口以暴露所述最终布线层中的所述导电材料；以及铜插塞，形成在所述过孔开口中并填充所述过孔开口。根据本发明的第三方面，提供了一种形成半导体器件的方法，包括获得半导体衬底，所述半导体衬底具有多个布线层，其中最终布线层包括导电材料；在所述最终布线层上形成绝缘层；在所述绝缘层中形成过孔开口 ；在所述过孔开口中形成阻挡层；以及在所述阻挡层上形成铜插塞且填充所述过孔开口。根据本发明的第四方面，提供一种形成半导体器件的方法，包括在半导体器件的最后布线层上形成绝缘层；在所述绝缘层中形成过孔开口，以暴露所述最后布线层中的导电材料；以及在所述过孔开口中形成铜插塞并填充所述过孔开口。
本发明的特征是新颖的，且本发明的元素特征在所附权利要求中详细描述。各图示仅为说明用且并未按照比例绘制。本发明无论在组织与操作方法上，则可通过本说明书以及相关图示而获得最佳了解。图1为本发明第一实施例的剖面图，其具有绝缘层与铜插塞；图2为本发明第二实施例的剖面图，其具有绝缘层、铜插塞与钝化层；图3至8为剖面图，描绘用以形成本发明第一与第二实施例的各步骤；图9为本发明第三实施例的剖面图，其具有绝缘层、铝层以及铜插塞；以及图10为本发明第四实施例的剖面图，其具有绝缘层、铝层、铜插塞以及钝化层。
具体实施例方式更详细地参照图示，且特别参照图1，其显示本发明第一实施例的剖面。半导体器件10包括半导体衬底12，其包括半导体材料、前段制程特征如晶体管、以及后段制程布线层。为了清楚起见，在图1中仅显示最终布线层14。最终布线层14包括介电材料16以及金属布线18。金属布线18的成份不限于任何特定冶金(metallurgy)；举例而言，铝、铝铜合金、铜、铜合金、或其它熟悉该项技艺者所知的导电材料等，均可用作为金属布线18。半导体材料可为任何半导体材料，包括但不限于，第IV族半导体如硅、硅锗、或锗、III-V族化合物半导体、或II-VI族化合物半导体。金属布线18的金属优选为铜，因为其电气特性是希望的。使用铜亦有先天问题， 包括影响可靠性的电迁徙问题。同时，铜必须与大气隔绝以避免氧化以及形成对电迁移性能有负面影响的电阻金属间副产物。因此，本发明的发明人提出了使用绝缘层中的铜插塞于的构想，而铜插塞则作为提供晶片饰面(finishing)的导电材料和后续球限冶金沉积制程的平坦表面。此铜插塞也避免了对于下伏铜布线层的破坏。继续参照图1，半导体器件10包括绝缘层20，其可更包括一个或多个个别子层。在优选实施例中，绝缘层20包括NBLoK (NBLoK为应用材料公司的商标)子层22 (NBLoK为经氮掺杂的碳化硅)、二氧化硅子层24、以及氮化硅子层26。氮化硅可用以取代NBLoK子层 22作为替代。其它材料亦可用于绝缘层20。在另一实施例中，可在子层22与子层M之间存在附加的氮化物子层(未示出)。此绝缘层20可包括作用为电绝缘层的任何一种或多种介电材料。作为说明且非限制性地，此介电材料可为低介电材料例如SiCOH成份。包括在绝缘层20内的是铜插塞观，且优选地存在如钽和氮化钽的阻挡层30。其它材料也可用于阻挡层30，例如钛、钛钨、氮化钛或氮化钨。最佳地，半导体器件10还包括覆盖层32以保护铜插塞洲不受氧化。覆盖层32可为如NBLoK的氮化物，但其它如氮化硅、氮化钽或氮化钛的材料亦可用于覆盖层32。参照图2，揭露本发明的第二实施例。半导体器件110基本上相似于半导体器件 10 (图1)，除了半导体器件110现在包括具有其中形成有过孔36的钝化层34之外。在使用时，球限冶金(未示于图2中)会被沉积，以准备接受一定量的焊料以接合至封装。钝化层34可由聚亚酰胺、光敏聚亚酰胺、氟化聚亚酰胺、苯并环丁烯(BCB，benzoCyClobutene)、 聚四氟乙烯(polytetrafluoroethylene)、氧化硅、氧氮化硅、或其它介电材料构成。参照图9，揭露本发明第三实施例。半导体器件120包括半导体衬底12，其包括半导体材料、前段制程特征如晶体管等、以及后段制程布线层。为了清楚起见，在图9中仅显示最终布线层14。最终布线层14包括介电材料16以及金属布线18。半导体衬底以及最终布线层14的材料与图1所示的第一实施例10中所讨论者相同。第三实施例半导体器件 120亦包括绝缘层20，其包括子层22，24, 26,如上所述。半导体器件120可更包括铝层50， 其与绝缘层20接触。铝层50的一部份还延伸至绝缘层20的顶表面40，如图9所示。之后，半导体器件120更包括优选的阻挡层30以及铜插塞观。铜插塞观的厚度可基于性能与制成需求而调整。接着，钴、钴/钨/磷或其它钴合金的可选的覆盖层52可利用如镀敷等方式沉积在铜插塞观上。在后续处理中，可清洁铜插塞观的表面，使得可选的覆盖层52 非必要，且不需被沉积。如前所述，最终铝层有电迁移的问题，但本发明的铜插塞观则改善了半导体器件120的电迁移。参照图10，其揭露本发明第四实施例。半导体器件130基板上类似于图9中所示的半导体器件120，但半导体器件130现在却包括其中形成有过孔36的钝化层34。在使用中，球限冶金(未示)会被沉积以准备接受一定量的焊料，以接合至封装。钝化层的材料可以与图2中的半导体器件110的钝化层34的材料相同。请参照图3-8，其讨论用以形成图1与图2中的半导体器件10与110的制程步骤。 参照至图3，其显示半导体衬底12包括半导体材料、前段制程特征如晶体管等、以及后段制程布线层。为了清楚起见，图3中仅绘出最终布线层14。最终布线层14包括介电材料16 以及金属布线18。在金属布线18中的金属优选为铜，因为其电气特性较理想，但也可以是上述任何导电材料之一。在半导体衬底12顶上，形成绝缘层20。绝缘层20可由一个或多个单独的子层所构成。在优选实施例中，绝缘层20包括NBLoK(NBLoK为应用材料公司的商标)子层22 (NBLoK为经氮掺杂的碳化硅)、二氧化硅子层对、以及氮化硅子层沈。若有需要，氮化硅可用以取代NBLoK子层22。其它材料亦可用于绝缘层20的中，如前所述。在另一优选实施例中，在子层22与对之间可以存在附加的氮化物层(未示)。每一子层22，24， 26可由公知的方式进行沉积，例如等离子体增强化学气相沉积。作为说明而非限制，NBLoK 子层22具有1000埃的厚度，而二氧化硅子层M与氮化硅子层沈具有8500埃的联合厚度。 同时，作为说明而非限制，二氧化硅子层M具有4500埃的厚度，而氮化硅子层沈的厚度可为4000埃。请参照图4，开口 38被形成于绝缘层20中。开口 38可以由公知方法形成，例如反应离子蚀刻。如图所示，开口 38的壁最优选并非垂直，而是向外倾斜。开口 38的侧壁应以相对于水平的角度α倾斜，以求铜插塞观有最佳的电流传导应用，角度α介于45至75 度之间，最优选为60度。开口 38的壁的倾斜角度α也可见于图9中，其中过孔开口的壁对于水平而言是倾斜的。若子层22为NBLoK层，则蚀刻穿过子层22可能需要与蚀刻穿过子层M与沈的步骤不同的步骤。此不同的蚀刻步骤可为反应离子蚀刻，其使用了如CHF3、 CH2F2 或 CH3F 等的氟代烃化学(fluorohydrocarbon chemistry)。诸如如灰化(ashing)或湿式清洁的反应离子蚀刻后清理步骤同样是希望的。在形成开口 38后，铜布线18即被暴露。由于铜布线18易于氧化的倾向，必须在上述制程中采取必要步骤以将铜布线18维持于非氧化环境中。任何残余的氧化的铜应在进行后续制程前去除。请参照图5，在优选实施例中，以公知方法，例如化学气相沉积、物理气相沉积、溅射或镀敷，而沉积阻挡层30，以至少在绝缘层20中所形成的开口 38的侧部和底部形成衬里。阻挡层30可为前述任一阻挡层材料。仅作为举例而非限制，阻挡层30具有1000埃的厚度。接着在阻挡层30的侧部与底部沉积铜而形成铜插塞观。应沉积足够量的铜，以至少填充开口 38，而优选过填充。优选形成过度覆盖(overburden)的铜，举例而言，通过5000 至10000埃过填充。仅作为说明而非限制，在一个优选实施例中，铜插塞观具有8500埃的厚度。应注意的是，铜插塞28的8500埃的厚度与阻挡层30的1000埃的厚度给出了 9500 埃的总厚度，其等于绝缘层20的总厚度。在另一优选实施例中，可不需要阻挡层，而铜插塞 28的厚度则须增加，以弥补先前由阻挡层30所占据的空间。前述各层的尺寸与特征，仅为说明用而非限制本发明。目前与未来的半导体设计可能会需要各层与各特征的厚度更薄或更厚，以达成该等设计的设计需求。因此，上述各层与各特征的更厚与更薄厚度，均仍属于本发明的范畴。铜插塞观可以利用下列任一方法进行沉积，包括电镀敷、溅射、或镀敷。由于阻挡层30以及铜插塞28可以均厚膜(blanket film)方式沉积，此等材料需要从绝缘层20的顶表面40上去除。在一个优选实施例中，过剩的材料通过化学机械抛光去除，使得阻挡层 30与铜插塞观的材料仅保留在先前绝缘层20内的开口 38的中，如图5所示。在本发明的优选实施例中，穿通镀敷(through plating)可用以沉积铜插塞28 的铜。在沉积阻挡层30后，将沉积抗蚀剂并以光刻方式进行构图，以在开口 38之上的抗蚀剂中形成开口。之后，穿过抗蚀剂的开口而将铜镀于开口 38中。当沉积了足够的铜的后，将抗蚀剂剥除，并以化学机械抛光制程去除任何多余材料。可选地，选择性蚀刻制程可用以去除在此场区域中的任何多余的铜，包括具有用于待去除的阻挡层和填充材料的冶金 (metallurgy)的成份的湿式与干式蚀刻选项。在本发明的备选方法中，阻挡层30的材料可被沉积，接着从顶表面40以化学机械抛光制程去除多余材料，接着沉积铜插塞观的铜，再接着进行另一化学机械抛光步骤。此种顺序化学机械抛光步骤的备选方法较不理想，因为使用了额外的化学机械抛光步骤。请参照图6，其说明本发明的处理的优选实施例。通过如等离子体增强化学气相沉积等的方法，在绝缘层20、阻挡层30以及铜插塞观之上沉积覆盖层42。覆盖层42可为氮化物层，例如NBLoK层或氮化硅层，且其沉积厚度为500埃或以下。覆盖层42为可选的，但优选包括此层以避免铜插塞观的氧化。覆盖层42的优选材料与厚度仅是作为说明而非限制本发明。在此时的制程中，已经完成了图1中的半导体器件10。请参照图7，例如，通常通过旋涂施加方法沉积钝化层34。接着，此钝化层34以光刻方式进行构图与蚀刻，例如反应离子蚀刻，以形成开口 36。在此时的制程中，已经完成了图2中的半导体器件110。请参照图8，覆盖层42位于开口 38内的部分通过反应离子蚀刻而被蚀刻打开，接着沉积公知的球限冶金44。接着，一定量的焊料(未示出)被沉积在位于开口 38内的球限冶金44上，以将半导体器件110接合至封装(未示出)。用以制造半导体器件120(图9)的制程类似于半导体器件10、110，除了添加铝层 50和覆盖层52以外。可利用公知的方法沉积并构图铝层。优选以穿通镀敷沉积铜至希望的厚度。铜插塞28不需要与铝层50齐平(flush)。如果铜插塞28具有覆盖层52，则覆盖层52不需要与铝层50齐平。用以制造半导体器件130(图10)的制程类似于半导体器件120，除了利用上述方式沉积钝化层34以外。钝化层34可以光刻方式构图，接着若有需要则沉积球限冶金。上述用以制造半导体器件110的制程可经修改，而在沉积铜插塞28之前沉积钝化层34。在此修改的制程中，可形成开口 38并接着沉积钝化层34。可光刻构图钝化层34 以形成开口 36，并同样从开口 38去除任何钝化材料。之后，可利用均厚沉积来沉积阻挡层 30，接着以由下往上的镀敷制程、以穿通镀敷方式生成铜插塞观。之后若有需要，可沉积球限冶金。上述用以制造具有钝化层34的半导体器件130的制程可被修改为在沉积铜插塞 28之前沉积钝化层34。在此修改制程中，可在绝缘层20中形成开口，接着沉积铝层50、再接着沉积钝化层34。可光刻构图钝化层以形成开口 36，并同样从绝缘层20中的开口去除任何钝化材料。然后，可利用均厚沉积来沉积阻挡层30，接着以由下往上的镀敷制程、以穿透镀敷方式生成铜插塞观，之后是形成覆盖层52。之后若有需要，可沉积球限冶金。阅读本公开的本领域的技术人员可以理解在不背离本发明的精神的情况下可以对本发明做出超出本文具体描述的这些实施例之外的其他修改，相应地，这样的修改被认为在所附权利要求单独限定的本发明的范围内。工业适用性本发明适用于制造具有用于倒装接合到封装的铜插塞的半导体器件。
权利要求
1.一种半导体器件，包括半导体衬底(12)，具有多个布线层，其中最终布线层(14)包括导电材料； 绝缘层(20)，形成在所述最终布线层上，所述绝缘层具有在其中形成的过孔开口(38) 以暴露所述最终布线层中的所述导电材料； 阻挡层(30)，形成在所述过孔开口中；以及铜插塞( )，形成在所述阻挡层上且填充所述过孔开口。
2.根据权利要求1的半导体器件，其中所述阻挡层接触所述最终布线层中的所述导电材料。
3.根据权利要求1的半导体器件，还包括 覆盖层(52)，形成在所述铜插塞之上。
4.根据权利要求3的半导体器件，其中所述覆盖层为氮化物层。
5.根据权利要求3的半导体器件，其中所述覆盖层选自钴、钴/钨/磷、以及钴合金。
6.根据权利要求1的半导体器件，其中所述阻挡层选自钽/氮化钽、钛、钛钨、氮化钛以及氮化钨。
7.根据权利要求1的半导体器件，还包括介电层(34)，形成在所述绝缘层上并具有与所述铜插塞对准的开口。
8.根据权利要求7的半导体器件，还包括球限冶金(44)，形成在所述介电层上和所述开口中。
9.根据权利要求1的半导体器件，其中所述铜插塞具有壁，所述壁关于所述最后布线层形成45至75度的角(α)。
10.根据权利要求1的半导体器件，还包括铝层(50)，位于所述绝缘层与所述阻挡层之间的所述过孔开口中。
11.根据权利要求10的半导体器件，其中所述铝层在所述绝缘层之上延伸。
12.—种半导体器件，包括半导体衬底(12)，具有最终布线层(14)，所述最终布线层包括导电材料； 绝缘层(20)，形成在所述最终布线层上，所述绝缘层具有在其中形成的过孔开口(38) 以暴露所述最终布线层中的所述导电材料；以及铜插塞08)，形成在所述过孔开口中并填充所述过孔开口。
13.根据权利要求12的半导体器件，还包括 覆盖层(42)，形成在所述铜插塞之上。
14.根据权利要求12的半导体器件，还包括介电层(34)，形成在所述绝缘层上且具有与所述铜插塞对准的开口。
15.一种形成半导体器件的方法，包括获得半导体衬底(12)，所述半导体衬底具有多个布线层，其中最终布线层(14)包括导电材料；在所述最终布线层上形成绝缘层00)；在所述绝缘层中形成过孔开口(38)以暴露所述最终布线层中的所述导电材料； 在所述过孔开口中形成阻挡层(30)；以及在所述阻挡层上形成铜插塞08)且填充所述过孔开口。
16.根据权利要求15的方法，其中所述阻挡层接触所述最终布线层中的所述导电材料。
17.根据权利要求15的方法，还包括在所述铜插塞之上形成覆盖层02)。
18.根据权利要求15的方法，其中所述阻挡层选自钽/氮化钽、钛、钛钨、氮化钛以及氮化钨。
19.根据权利要求15的方法，还包括在所述绝缘层上形成介电层(34)，所述介电层具有与所述铜插塞对准的开口。
20.根据权利要求19的方法，还包括在所述介电层上和所述开口中形成球限冶金G4)。
21.根据权利要求15的方法，其中在形成过孔开口的步骤与形成阻挡层的步骤之间， 还包括在所述过孔开口中在所述绝缘层与所述阻挡层之间形成铝层(50)。
22.根据权利要求21的方法，其中所述铝层在所述绝缘层之上延伸。
23.一种形成半导体器件的方法，包括在半导体器件的最后布线层(14)上形成绝缘层00)；在所述绝缘层中形成过孔开口，以暴露所述最后布线层中的导电材料；以及在所述过孔开口中形成铜插塞08)并填充所述过孔开口。
24.根据权利要求23的方法，在形成过孔开口与形成铜插塞的步骤之间，还包括 在所述过孔开口中在所述绝缘层与所述铜插塞之间形成铝层(50)
25.根据权利要求M的方法，其中所述铝层在所述绝缘层之上延伸。
全文摘要
本发明公开了一种半导体器件，其中绝缘层具有与所述器件的最终布线层接触的铜插塞。还存在阻挡层以将所述铜插塞与所述绝缘层分离。在另一实施例中，还存在位于所述绝缘层和铜插塞之间的铝层。还公开了一种用于制造所述半导体器件的方法。
文档编号H01L23/48GK102511078SQ201080041972
公开日2012年6月20日 申请日期2010年8月23日 优先权日2009年10月5日
发明者E·R·金瑟, I·D·梅尔维尔, K·W·赛姆科, M·G·法鲁克 申请人:国际商业机器公司