专利名称：制作双层栅沟槽mos的工艺方法
技术领域：
本发明涉及一种半导体器件的制造方法，具体涉及一种制作双层栅沟槽MOS的工艺方法。
背景技术：
双层栅MOS (金属氧化物半导体)能够使得器件栅漏间的电容大大减小，并大大降低通态电阻。但是，现有工艺中这种器件结构的形成很复杂，可控因素多。并且，这种工艺一般在重掺杂上只有一层外延，当需要有两层外延时，现有的技术工艺对外延与沟槽的相对位置控制性不够精确，因此使得优化外延掺杂以及器件性能的工作比较困难。
发明内容
本发明所要解决的技术问题是提供一种制作双层栅沟槽MOS的工艺方法，它可以使双层栅沟槽MOS结构容易形成和控制。为解决上述技术问题，本发明制作双层栅沟槽MOS的工艺方法的技术解决方案为，包括以下步骤:第一步,在重掺杂娃衬底上生长外延层,形成第一轻掺杂外延层；第二步，在第一轻掺杂外延层的顶部刻蚀沟槽，生长氧化层，淀积多晶硅并回刻多晶硅至沟槽顶部，然后去掉沟槽外的多晶硅，形成屏蔽栅；第三步，在第一轻掺杂外延层上生长二氧化硅；所形成的二氧化硅的厚度等于或者大于后续要生长的第二轻掺杂外延层的厚度。第四步，采用光刻工艺，在二氧化硅上位于屏蔽栅上方的部位涂胶、光刻，形成光刻胶图形；第五步,刻蚀,将未被光刻胶挡住的二氧化娃刻蚀干净,露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；第六步，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻惨杂外延层；第七步，采用湿法或干法刻蚀技术，回刻二氧化硅至所需要的厚度，形成屏蔽栅顶部的厚栅氧化层及其上方的沟槽。本发明可以达到的技术效果是:本发明能够在屏蔽栅沟槽MOS有两层外延时，精确控制外延层相对沟槽的位置，从而能够通过分别控制两层外延的掺杂浓度，来优化器件的击穿电压和通态电阻。
下面结合附图和具体实施方式
对本发明作进一步详细的说明:图1至图6是与本发明制作双层栅沟槽MOS的工艺方法的各步骤相应的结构示意图；图7是采用本发明所制成的双层栅沟槽MOS器件的截面示意图。
具体实施例方式本发明制作双层栅沟槽MOS的工艺方法，包括以下步骤:第一步，如图1所示，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；重掺杂浓度为102°/m2(是否正确，请确认)；第二步，如图1所示，在第一轻掺杂外延层的顶部刻蚀沟槽，生长氧化层，淀积多晶硅并回刻多晶硅至沟槽顶部，然后去掉沟槽外的多晶硅，形成屏蔽栅；第三步，如图2所示，在第一轻掺杂外延层上生长二氧化硅，其厚度等于或者大于后续要生长的第二轻掺杂外延层的厚度；第四步，如图3所示，采用光刻工艺，在二氧化硅上位于屏蔽栅上方的部位涂胶、光刻，形成光刻胶图形；第五步，如图4所示，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；第六步，如图5所示，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层，而二氧化硅上不生长；第七步，如图6所示，采用现有的湿法或干法刻蚀技术，回刻二氧化硅至所需要的厚度，即形成屏蔽栅顶部的厚栅氧化层及其上方的沟槽。采用本发明，能够制成如图7所示的沟槽MOS器件。本发明的沟槽分两部分形成，先用现有技术形成屏蔽栅处的下半部分沟槽、生长屏蔽栅氧化层、形成屏蔽栅，再应用选择性外延在形成屏蔽栅顶部生长上半部分沟槽，并回刻沟槽内的氧化层至需要的厚度充当屏蔽栅顶部的厚栅氧化层，即双层栅之间的氧化层。
权利要求
1.一种制作双层栅沟槽MOS的工艺方法，其特征在于，包括以下步骤: 第一步，在重掺杂娃衬底上生长外延层，形成第一轻掺杂外延层； 第二步，在第一轻掺杂外延层的顶部刻蚀沟槽，生长氧化层，淀积多晶硅并回刻多晶硅至沟槽顶部，然后去掉沟槽外的多晶硅，形成屏蔽栅； 第三步，在第一轻掺杂外延层上生长二氧化硅； 第四步，采用光刻工艺，在二氧化硅上位于屏蔽栅上方的部位涂胶、光刻，形成光刻胶图形； 第五步，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶； 第六步，选择性生长第二外延层；在露出的第一轻掺杂外延层的表面生长第二轻掺杂外延层； 第七步，采用湿法或干法刻蚀技术，回刻二氧化硅至所需要的厚度，形成屏蔽栅顶部的厚栅氧化层及其上方的沟槽。
2.根据权利要求1所述的制作双层栅沟槽MOS的工艺方法，其特征在于，所述第三步所形成的二氧化硅的厚度等于或者大于后续要生长的第二轻掺杂外延层的厚度。
全文摘要
本发明公开了一种制作双层栅沟槽MOS的工艺方法，包括以下步骤第一步，在重掺杂硅衬底上生长外延层，形成第一轻掺杂外延层；第二步，在第一轻掺杂外延层形成屏蔽栅；第三步，在第一轻掺杂外延层上生长二氧化硅；第四步，形成光刻胶图形；第五步，刻蚀，将未被光刻胶挡住的二氧化硅刻蚀干净，露出光刻胶以外的第一轻掺杂外延层；然后去除光刻胶；第六步，选择性生长第二外延层；第七步，回刻二氧化硅至所需要的厚度，形成屏蔽栅顶部的厚栅氧化层及其上方的沟槽。本发明能够在屏蔽栅沟槽MOS有两层外延时，精确控制外延层相对沟槽的位置，从而能够通过分别控制两层外延的掺杂浓度，来优化器件的击穿电压和通态电阻。
文档编号H01L21/336GK103094118SQ20111034052
公开日2013年5月8日 申请日期2011年11月1日 优先权日2011年11月1日
发明者金勤海, 李卫刚, 吴兵 申请人:上海华虹Nec电子有限公司