使用替代栅工艺制造的纳米线fet中的压缩(pfet)和拉伸(nfet)沟道应变的制作方法
【专利摘要】提供了一种制造FET器件的方法，其包括如下步骤。在BOX层上方的SOI层中形成纳米线/衬垫，其中所述纳米线悬置在所述BOX上方。沉积包围所述纳米线的HSQ层。使所述HSQ层的包围所述纳米线的(一个或多个)部分交联，其中所述交联使得所述HSQ层的所述(一个或多个)部分收缩，由此在所述纳米线中诱发应变。形成一个或多个栅极，所述栅极保持在所述纳米线中诱发的应变。也提供了一种FET器件，其中每条纳米线具有(一个或多个)第一区域和(一个或多个)第二区域，所述第一区域变形使得所述(一个或多个)第一区域中的晶格常数小于所述纳米线的弛豫晶格常数，所述第二区域变形使得所述(一个或多个)第二区域中的晶格常数大于所述纳米线的弛豫晶格常数。
【专利说明】使用替代栅工艺制造的纳米线FET中的压缩(PFET)和拉伸
(NFET)沟道应变
【技术领域】
[0001]本发明涉及基于半导体的电子器件，更具体地涉及具有纳米线沟道的场效应晶体管(FET)器件及其制造技术。
【背景技术】
[0002]对于基于纳米线的场效应晶体管(FET)，纳米线用作使源极区和漏极区互连的器件沟道。包围纳米线的栅极调节流过沟道的电子。当栅极完全包围每条纳米线沟道的一部分时，该构造被称为全包围栅(GAA)器件。基于GAA纳米线的FET具有极佳的按比例缩小特性，并且当前作为未来互补金属氧化物半导体(CMOS)技术的构建块而被研究。
[0003]当前使用工艺诱发的(process-1nduced)沟道应变来增强器件性能。S卩，将压缩应变用于P沟道FET (PFET)来提高空穴迁移率，并且将拉伸应变用于η沟道FET (NFET)来提高电子迁移率。尽管在平面CMOS器件中诱发沟道应变的技术相对直接，但是对于基于纳米线的器件，情况并非如此。在纳米线FET的情况下施加沟道应变是有挑战性的。
[0004]因此，期望用于基于GAA纳米线的FET的工艺诱发的沟道应变技术。
【发明内容】
[0005]本发明提供了具有纳米线沟道的场效应晶体管(FET)器件及其制造方法。在本发明的一个方面，提供了一种制造FET器件的方法。该方法包括如下步骤。在掩埋氧化物(BOX)层上方的绝缘体上硅(SOI)层中形成纳米线和衬垫(pad)，其中所述纳米线以梯子状构造被连接到所述衬垫，并且其中所述纳米线悬置在所述BOX上方。沉积包围所述纳米线的氢倍半娃氧烧(hydrogen silsesqu1xane,HSQ)层。使包围所述纳米线的所述HSQ层的一个或多个部分交联，其中所述交联使得所述HSQ的所述一个或多个部分收缩，由此在所述纳米线中诱发应变。形成包围每一条所述纳米线的部分的一个或多个栅极，其中所述栅极保持通过所述交联步骤在所述纳米线中诱发的应变，并且其中所述纳米线的被所述栅极包围的所述部分包括所述器件的沟道区，并且所述纳米线的从所述栅极和所述衬垫伸出的部分包括所述器件的源极区和漏极区。
[0006]在本发明的另一个方面，提供了一种FET器件。所述FET器件包括形成在BOX层上方的SOI层中的纳米线和衬垫，其中所述纳米线以梯子状构造被连接到所述衬垫，并且其中所述纳米线悬置在所述BOX上方；包围每一条所述纳米线的部分的一个或多个栅极，其中所述纳米线的被所述栅极包围的所述部分包括所述器件的沟道区，并且所述纳米线的从所述栅极和所述衬垫伸出的部分包括所述器件的源极区和漏极区；其中每一条所述纳米线具有:1)至少一个第一区域，其被变形使得所述至少一个第一区域中的晶格常数小于所述纳米线的弛豫晶格常数；以及2)至少一个第二区域，其被变形使得所述至少一个第二区域中的晶格常数大于所述纳米线的所述弛豫晶格常数，并且其中所述一个或多个栅极包围每一条所述纳米线的所述至少一个第一区域或者所述至少一个第二区域。通过参考下文的详细描述和附图，将获得对本发明的更完全的理解以及本发明的另外的特征和优点。
【专利附图】
【附图说明】
[0007]图1A是示例出了根据本发明实施例的用于场效应晶体管(FET)器件制造方法的起始结构的横截面图，所述起始结构即为形成在绝缘体上硅(SOI)层中的多条纳米线和衬垫，其中所述纳米线已经被减薄/整形并且悬置在掩埋氧化物(BOX)上方；
[0008]图1B是根据本发明实施例的图1A的结构的自顶向下图示，其示出了纳米线和衬垫以梯子状构造形成，其中纳米线像梯子的梯级(rung) —样连接所述衬垫；
[0009]图2A是横截面图，示例出了根据本发明实施例已经沉积氢倍半硅氧烷(HSQ)层以便包围悬置的纳米线，并且已经通过交联对HSQ进行了构图(pattern)，所述交联使得构图的HSQ收缩，从而在纳米线中诱发应变；
[0010]图2B是根据本发明实施例的图2A的结构的自顶向下图示，其示例出了包围纳米线的构图的HSQ，其中构图的HSQ在制造方法中用作伪栅；
[0011]图3是横截面图，示例出了根据本发明实施例、已经与构图的HSQ伪栅的侧壁相邻地形成间隔物(spacer)并且填充材料已经被沉积到所述结构上，包围所述纳米线的暴露部分；
[0012]图4是横截面图，示例出了根据本发明实施例、构图的HSQ伪栅已经被栅极导体替代以形成替代栅；
[0013]图5是横截面图，示例出了根据本发明实施例、填充材料已经被去除并且外延膜已经形成在所述纳米线和衬垫上；
[0014]图6是横截面图，示例出了根据本发明实施例、已经进行了最后的处理步骤以完成器件，包括形成源极/漏极接触；
[0015]图7A是横截面图，示例出了根据本发明实施例在交联和退火之前HSQ层包围悬置的纳米线；
[0016]图7B是横截面图，示例出了根据本发明实施例、在HSQ已经被交联和退火之后在图7A的纳米线中诱发的应变；
[0017]图8是横截面图，示例出了根据本发明实施例、在备选方法(从图1A之后)中已经沉积了 HSQ层以便包围悬置的纳米线，并且已经通过交联对HSQ进行了构图，所述交联使得构图的HSQ收缩，从而在纳米线中诱发应变；
[0018]图9是横截面图，示例出了根据本发明实施例、已经用栅极导体填充了构图的HSQ中的沟槽，从而形成器件的栅极；
[0019]图10是横截面图，示例出了根据本发明实施例、已经相对于所述栅极导体选择性地去除了构图的HSQ并且之后形成间隔物；
[0020]图11是横截面图，示例出了根据本发明实施例、已经在所述纳米线和衬垫上形成了外延膜；
[0021]图12是横截面图，示例出了根据本发明实施例、进行最后的处理步骤以完成器件，包括形成源极/漏极接触；并且
[0022]图13的图示示例出了根据本发明实施例与处于未应变或弛豫状态的纳米线相比在纳米线中诱发的压缩应变和拉伸应变。【具体实施方式】
[0023]本发明的教导涉及用于制造具有工艺诱发的沟道应变的基于全包围栅(GAA)纳米线的场效应晶体管(FET)的方法。在该讨论中，将参考示例出了本发明教导的实施例的各个附图。由于本发明教导的实施例的附图是为了示例的目的而提供的，因此其中所包含的结构未按比例绘制。
[0024]使用硅(Si)纳米线和Si处理描述本方法。然而，也可以使用其它半导体材料(诸如例如锗(Ge)或II1-V半导体)来实践本技术。当使用不含Si的半导体时，本教导的处理步骤基本相同，只是调整所应用的生长温度和掺杂剂种类以适应所用的具体半导体。然而，优选的是使用诸如S1、硅锗(SiGe)、Si/SiGe、碳化硅(SiC)或碳化硅锗(SiGeC)的含Si半导体材料。注意，纳米线的一部分在本申请中用作器件沟道或体(body)。
[0025]如图1A和IB中所示，本发明的制造方法的起始结构包括多条纳米线108和衬垫103，它们已经使用例如常规光刻(例如，光学或电子束)和之后的反应离子蚀刻(RIE)在SOI晶片的绝缘体上硅(SOI)层中被构图。SOI晶片包括位于SOI层下方的掩埋氧化物(80乂)102(例如，二氧化硅)，8(?102将301层与衬底101 (例如，硅衬底)分隔开。正如下文中将结合图1B的描述将描述的，纳米线108和衬垫103形成梯子状结构，其中纳米线108像梯子的梯级那样连接衬垫103。
[0026]如图1A中所示，纳米线108悬置在B0X102上方。即，B0X102的部分105在纳米线108 下方凹陷。在授予 Bangsaruntip 等的名称为 “Maskless Process for Suspending andThinning Nanowires” 的美国专利 N0.7,884，004 (下文中称为“美国专利 N0.7,884，004”)中描述了可以用于通过使B0X102的一部分105凹陷或者底切(undercut)所述部分105来悬置纳米线108的技术，该专利的全部内容通过引用的方式并入本申请中。例如，在美国专利N0.7，884，004中，描述了可以通过蚀刻BOX并且使BOX在纳米线下方凹陷来悬置(从BOX释放)纳米线。以该方式，纳米线108在衬垫103之间形成悬桥。如美国专利N0.7，884，004中所描述的，BOX的凹陷可以使用稀释的氟化氢(DHF)蚀刻实现。DHF蚀刻是各向同性的。所述蚀刻的横向部分底切窄的纳米线下方的Β0Χ，但是大的SOI衬垫未被释放并且仍附着于 BOX。
[0027]或者，代替使用DHF蚀刻，可以在退火工艺期间获得纳米线的悬置，所述退火工艺被配置成对纳米线进行整形，这也能使得纳米线与BOX分隔开。即，如美国专利N0.7，884，004中所述的，只要可以减小纳米线沟道直径，就可以实现具有纳米线沟道的GAAFET的栅极长度按比例缩小。然而，在很多情况下，纳米线的尺寸需要被进一步减小到比当前光刻方法能够产生的更小的尺度。
[0028] 根据示例性实施例，使用在美国专利N0.7，884，004中描述的技术对纳米线108进行减薄/整形，如图1A中所示。仅通过举例的方式，美国专利N0.7，884，004描述了使用退火工艺对纳米线进行减薄和整形，其中SOI晶片在某温度、某压力下与惰性气体接触足以使得硅从纳米线迁移到衬垫中的持续时间。适当的惰性气体包括不与硅反应的任何气体，例如，氢气(H2)、氙(Xe)、氦(He)以及可能的其它气体。根据示例性实施例，在约600摄氏度(°C )到约1100°C的温度下用约30乇到约1000乇的气压进行惰性气体退火，并且持续约I分钟到约120分钟的时间。[0029]如上文所强调的，代替使用DHF蚀刻，也可以在退火期间获得纳米线的悬置，这是因为纳米线横截面的整形以及Si向SOI衬垫的迁移导致纳米线从BOX释放/分离。
[0030]图1B是图1A的结构的自顶向下图示。如图1B中所示，纳米线108和衬垫103被形成为具有梯子状构造，其中纳米线108像梯子的梯级那样连接衬垫103。纳米线108锚定到衬垫103有助于将应变诱发到纳米线108中，这在下文中详细描述。
[0031]如在下文中将详细描述的，本发明的技术涉及使用氢倍半硅氧烷(HSQ)固化工艺来在纳米线中诱发应变。随后去除HSQ，但是通过器件的一个或多个栅极将其诱发的应变最终保留在纳米线中。给出两个制造工艺实例。在第一实例(参见图2-6)中，由栅极最终保持的在纳米线中诱发的应变是压缩应变，因此适于P-沟道FET器件。在第二实例(参见图8-12)中，由栅极最终保持的在纳米线中诱发的应变是拉伸应变，因此适于η-沟道FET器件。
[0032]现在，将通过参考图2-6，给出在纳米线沟道中诱发压缩应变的实施例。首先，在所述结构上沉积HSQ。根据示例性实施例，使用形成连续的平面化膜的旋涂工艺沉积HSQ。由于如上所述纳米线108悬置在Β0Χ102上方，因此旋涂的HSQ将覆盖和包围每条纳米线108的至少一部分。
[0033]接下来，如图2Α中所示，对HSQ进行构图，形成构图的HSQl 10Α。图2Β是图2Α的结构的自顶向下视图。值得注意的是，构图的HSQ110A部分的数量可以变化。通过首先将旋涂的HSQ层的一些部分(S卩，在构图之后将留下的HSQ的部分)暴露于将固化和使HSQ交联的这些部分的能量产生工艺来对HSQ进行构图。值得注意的是，正如将在下文中详细描述的，在交联工艺期间，HSQ将收缩。该收缩正是在本发明技术中被用于在纳米线中诱发应变的机制。根据示例性实施例，通过将旋涂的HSQ暴露于电子束或波长小于157纳米(nm)的极紫外(EUV)辐射，来使HSQ交联。这用于在暴露区域IlOA中使HSQ交联。接下来，然后可以使用显影剂清洗(例如，基于氢氧化四甲铵(TMAH)的显影剂或诸如氢氧化钠(NaOH)碱和氯化钠(NaCl)盐的含水混合物的基于盐的显影剂)选择性地去除HSQ的未暴露部分(未交联)，得到构图的HSQl 10A。由于此处使用交联来对HSQ进行构图，即，允许选择性去除HSQ的未交联部分，此处使用的术语“构图的HSQ”也意味着HSQ的这些构图的部分是交联的。在显影剂清洗之后，可以对剩余的构图的HSQ110A进行退火以进一步增加HSQ的密度(并且由此减小其体积)。退火温度应当保持为足够低(960°C以下)，使得HSQ不会回流并且允许线中的应变弛豫。根据示例性实施例，在从约500°C到约900°C的温度下进行退火持续约5分钟到约30分钟的时间。
[0034]如上文中所强调的，交联(以及可选的退火)使得构图的HSQl 1A收缩(B卩，与未交联的HSQ相比其体积减小约百分之5(5% )到约10% )。由于构图的HSQ110A包围纳米线108，因此该收缩的结果是在纳米线108中诱发应变。S卩，在纳米线108的被构图的HSQ110A包围的那些部分中诱发压缩应变(见箭头112)。此外，在纳米线108的位于构图的HSQ110A之间的那些部分中诱发拉伸应变(见箭头114)。具体地，通过在纳米线108的被构图的HSQ110A包围的部分中诱发压缩应变(即，由于构图的HSQ110A的收缩)，并且由于纳米线108在其端部被锚定到衬垫103，纳米线108的未被构图的HSQl 1A包围的那些部分被有效拉伸，由此导致拉伸应变。也见下文中描述的图7A和7B。在下文中结合图13的描述进一步描述了通过本发明技术在纳米线108中诱发的压缩/拉伸应变的概念。[0035]在纳米线108中诱发的应变量取决于HSQ的体积变化并且也取决于纳米线的直径。例如，对于直径为约1nm的纳米线以及所沉积的87nm厚的HSQ，在曝光之后测得对于HSQ膜厚度的10%的减小，应变为AL/L = 0.7%。
[0036]在该实例中，构图的HSQl 10将用作“伪栅”或者后来在工艺中采用的替代栅的占位物。如图3中所示，与构图的HSQllO “伪栅”的侧壁相邻地形成间隔物150。根据示例性实施例，间隔物150包括绝缘的氮化物、氧化物、氮氧化物或其多层，并且通过沉积和蚀刻而与构图的HSQllO “伪栅”的侧壁相邻地形成。然后在所述结构上沉积填充材料152 (例如使用旋涂工艺)，填充包围纳米线108的暴露部分的构图的HSQllO “伪栅”之间的空间并且覆盖衬垫103。填充材料152应当:1)能够保持纳米线中的应变(在这种情况下，通过如上所述的HSQ交联在纳米线108中诱发的拉伸应变)；并且2)应当是相对于后来用于去除HSQl 1A的蚀刻工艺具有蚀刻选择性(即，耐蚀刻)的材料。根据示例性实施例，填充材料是可以从JSR Corporat1n?, Sunnyvale, CA获得的低k电介质(LKD)材料,例如LKD1037。通过在纳米线108中保持拉伸应变，填充材料152允许伪栅被去除并且被替代栅所代替(见下文)。于是，替代栅将保持在纳米线108中诱发的应变(在该情况下，压缩应变)，即使在填充材料152被去除之后也是如此。
[0037]在填充材料152的沉积之后，如本领域中所知的，填充材料被固化或退火以去除溶齐U。仅仅举例而言，当LKD1037被用作填充材料152时，则可以采用在约400摄氏度(例如，从约350°C到约450°C )下在氮气中UV固化约4分钟(例如，从约3.5分钟到约5分钟)的持续时间，来去除剩余的溶剂。另外，填充材料152可以在该固化工艺期间膨胀，如下面紧接着描述的，该固化工艺可以是用于将另外的应变引入到纳米线108中的一种可能机制。
[0038]S卩，除了 HSQ在纳米线108中诱发应变(如上所述)之外，根据本发明的技术可以通过若干其它机制在纳米线108中诱发另外的应变。第一种技术涉及选择一旦固化(见上文)就膨胀的填充材料。该膨胀将增加填充材料152包围纳米线108的区域中的拉伸应变。当填充材料152增加纳米线108中的拉伸应变时，将在构图的HSQ110A伪栅被去除之后在纳米线108的被该伪栅占据的区域中诱发另外的压缩应变(见下文，在伪栅被去除之处在填充材料152中形成沟槽；纳米线108的位于所述沟槽内的部分可以经历来自填充材料152的另外的压缩应变)。
[0039]如将在下文中详细描述的，使用外延步骤来加厚纳米线108。图5(在下文中描述)示出了该外延步骤可以在去除填充材料152之后进行。或者，该外延步骤可以在沉积填充材料152之前(并且在形成间隔物150之前)进行以便在纳米线108中诱发另外的应变。这是在纳米线中诱发另外的应变的第二种技术。该外延工艺的细节在下文中结合图5的描述来描述，并且是与将在此处应用的相同的参数，只是在所述方法中较早。在所述方法中较早的外延步骤的该可选的实施在图3中示例性示出，其中虚线表示形成在纳米线108和衬垫103上的外延膜。如将在下文中详细描述的，在这种情况下优选地由硅锗(SiGe)(而不是例如Si)形成外延膜，因为SiGe具有较大的晶格常数。然后可以将填充材料152沉积到该外延膜上(如图3中所示)。值得注意的是，如果选择在所述方法中的此时进行外延，则不需要图5中所示例的外延步骤。此外，所述第一技术(使用填充材料来在纳米线108中诱发另外的应变)或第二技术(使用外延在纳米线108中诱发另外的应变)可以独立地使用或者二者组合地使用，以在纳米线108中诱发另外的应变。
[0040]如上文中所强调的，构图的HSQ110A伪栅用作替代栅的占位物。现在描述替代栅的形成。首先，相对于填充材料152选择性地去除构图的HSQ110A伪栅。根据示例性实施例，使用蚀刻剂(例如，DHF)相对于填充材料152选择性地去除构图的HSQ110A伪栅。如上文中所强调的，用于选择填充材料152的一个标准是该蚀刻选择性与构图的HSQ面对面(vis-a-vis)。结果是在构图的HSQl1A伪栅原先所在之处在填充材料152中形成一个或多个沟槽。也如上文中所强调的，填充材料也必须能够在一旦构图的HSQ110A伪栅被去除时保持纳米线108中的应变。
[0041]接下来，用栅极电介质154涂布通过构图的HSQ110A伪栅的去除而暴露的纳米线108的部分。栅极电介质154可以包括二氧化硅(S12)、氧氮化硅(S1N)、氧化铪(HfO2)、或者(一种或多种)任何其它合适的高k电介质，并且可以使用化学气相沉积(CVD)、原子层沉积(ALD)或者在S12和S1N的情况下使用氧化炉而被沉积在纳米线108周围(从而包围纳米线108)。如图4中所示,该栅极电介质形成工艺导致栅极电介质材料包围纳米线108沉积，并且也对所述沟槽加衬(line)(即，在间隔物150上并且在暴露的B0X102上)。
[0042]接下来，如图4中所示，用栅极导体156填充所述沟槽。该栅极导体156构成器件的替代栅。见上文。适当的栅极导体包括但不限于多晶硅、金属(例如，氮化钽(TAN)、氮化钛(TiN)、钨(W)或铝(Al))或者金属的组合(例如TiN/Al)。可以使用诸如低压CVD(LPCVD)或等离子体增强的CVD (PECVD)的CVD工艺沉积多晶硅。可以使用物理气相沉积(PVD)、ALD或者电镀工艺，沉积金属栅极导体。如果这样期望，则可以使用化学机械抛光(CMP)或者其它适当的蚀刻技术去除任何过量的栅极导体材料。以此方式形成的替代栅将包围纳米线，使其为GAA器件。
[0043]与图3 —样，在图4中示出了可以在所述方法的早期采用的可选的外延膜来在纳米线108中诱发另外的应变。然而，如果直到填充材料被去除才执行所述外延步骤(像在图5中示例性示出的实例中那样)，则该膜将不存在。
[0044]然后去除填充材料152。见图5。根据不例性实施例，使用反应尚子蚀刻(RIE)或湿法蚀刻来相对于栅极导体156选择性地去除填充材料。
[0045]也如图5中所示，使用外延膜158来加厚纳米线108的未被栅极导体156/间隔物159覆盖的部分(即，器件的源极区和漏极区)。所述外延也在衬垫103的暴露部分之上发生(见图5)。所得到的外延膜158可以是Si或诸如SiGe的Si合金。生长方法可以包括超高真空化学气相沉积(UHV-CVD)、快速热化学气相沉积(RT-CVD)和ALD。典型的Si前体(precursor)包括但不限于二氯甲娃烧(SiH2Cl2)、甲娃烧(SiH4)与盐酸(HCl)的混合物、四氯化硅(SiCl4)以及用于SiGe生长的锗烷(GeH4)。在Si的沉积仅发生在Si表面之上而不发生在诸如氧化物和硅氮化物的电介质表面之上的意义上来说，所述生长是选择性的。尽管选择性的Si外延典型地需要约800°C的生长温度，但是通过向外延膜添加Ge，使用较低的生长温度时保持选择性是可能的。对于纯Ge生长，生长温度可以低至300°C。SiGe的低温生长在很薄的纳米线的情况下作为克服聚结(agglomerat1n)的方式是有用的。如上文中强调的，该外延步骤反而可以在填充材料152的沉积之前进行，作为在纳米线108中诱发另外的应变的方式。在这种情况下，优选外延膜158由SiGe形成。S卩，SiGe具有比Si大的晶格常数。当SiGe在Si上外延生长时，其将具有压缩应变并且其将在(例如，Si)纳米线中诱发拉伸应变，因为SiGe膜试图弹性弛豫。从所述方法中的该点往后，外延膜无论它在填充材料之前或填充材料之后形成都似乎是相同的。
[0046]值得注意的是，纳米线108的被替代栅(即，栅极导体156)包围的部分将用作器件的沟道。衬垫103以及纳米线108的从替代栅伸出的部分(包括纳米线108的位于替代栅之间的那些部分)将用作器件的源极区和漏极区。因此，在图5中所示的示例性实施例中，外延膜158形成在源极区和漏极区上。
[0047]然后执行最后的处理以完成所述器件。根据图6中示出的示例性实施例，在外延膜158之上形成自对准的硅化物160。更具体地，使用例如ALD或PVD将诸如镍(Ni)、钼(Pt)、钴(Co)和/或钛(Ti)的娃化物形成金属毪式(blanket)沉积在器件之上。对所述组件进行退火以允许金属与外延膜158的暴露的S1、Ge或SiGe反应。位于非-S1、_Ge或-SiGe表面之上的金属保持不反应。然后使用选择性蚀刻来去除未反应的金属，留下硅化物160。作为一个例子，在使用Ni的情况下，电阻率较低的硅化物相是镍-硅(NiSi)。NiSi相在约4200C的退火温度下形成，并且用来去除未反应的金属的蚀刻化学可以是在65°C下过氧化氢:硫酸(H2O2 = H2SO4)为10:1且持续10分钟。当使用诸如ALD的保形沉积方法来沉积硅化物形成金属时，均匀的硅化物将包围外延膜158。诸如PVD的其它的沉积技术可以产生对金属的较不均匀的覆盖，这会导致侧壁之上以及纳米线108之下的硅化物较薄。
[0048]接下来，在所述结构之上(即，在硅化物160和栅极导体156之上)沉积将用作第一 CMP停止层162的保形(conformal)氧化物层。根据示例性实施例,使用CVD在所述结构之上沉积厚度为约1nm到约10nm的第一 CMP停止层。然后在所述结构之上沉积平面化电介质层164。根据示例性实施例，平面化电介质164是旋涂在所述结构上的有机平面化材料。适当的有机平面化材料包含溶剂中的可交联的芳族聚合物(例如，基于萘的聚合物)。旋涂确保有机平面化材料充分填充所有间隙。在可能时，有机平面化材料应当填充纳米线下方(就像图6中所示的例子中的情况一样)。然后可以进行涂敷后的烘烤以使所述有机平面化材料交联且烘烤掉所述溶剂。根据示例性实施例，在最高为约250摄氏度(°C)——例如，从约200°C到约250°C——的温度下进行所述涂敷后烘烤。
[0049]然后在第一 CMP停止层162用作蚀刻停止层的情况下使用例如CMP来抛光平面化电介质164。为了充分用作蚀刻停止层，第一 CMP停止层162的抛光速率必须显著小于平面化电介质164的抛光速率。
[0050]然后在抛光后的平面化电介质164/替代栅上沉积第二 CMP停止层166。根据示例性实施例，第二 CMP停止层由氮化物材料(例如氮化娃)形成，并且以约1nm到约10nm的厚度沉积在所述结构上。
[0051]然后形成到器件的源极区和漏极区的接触(即，源极/漏极接触168)。根据示例性实施例，使用标准光刻工艺来形成延伸穿过第二 CMP停止层166、平面化电介质164和第一 CMP停止层162的沟槽。这可以使用本领域中已知的一系列反应离子蚀刻(RIE)步骤实现。然后用一种或多种金属填充所述沟槽以形成源极/漏极接触168。适当的金属包括但不限于钨(W)和铜(Cu)。根据示例性实施例，通过用所述一种或多种金属填充所述沟槽且然后抛光填充所述沟槽的过量金属，来形成源极/漏极接触。该抛光可以在第二 CMP停止层166用作蚀刻停止层的情况下使用CMP实现。结果是在沟槽中形成导电过孔(via)。接下来，可以与所述导电过孔相接触地形成金属衬垫和/或线路(line)。这些衬垫/线路可以由与所述过孔相同的金属或金属组合形成，例如可以使用RIE构图工艺来界定所述金属衬垫和/或线路。
[0052]现在给出图7A和7B以进一步示例对HSQ伪栅的构图如何在纳米线沟道中诱发应变。为了描述的清楚和一致性，在图7A和7B中使用与图1-6中相同的附图标记，并且因此这些附图标记旨在表示相同的结构。如图7A所示，旋涂的HSQ层118覆盖/包围纳米线108。用交叉阴影表示HSQ的要暴露(例如，暴露于电子束或者EUV辐射以变得交联)的区域120。如图7B中所示，在发生交联以及去除旋涂的HSQ118的未暴露部分之后，剩下的是交联的HSQ122部分。交联的HSQ112与上述实施例中的构图的HSQ伪栅相同。图7A中的交叉阴影被换位到图7B上以示例HSQ —旦交联就收缩，由此在纳米线108中诱发压缩应变(见箭头112)和拉伸应变(见箭头114)。此外，如图7B中所示，由于交联的HSQ将从所有方向上收缩，因此纳米线108可以被拉得更靠近凹陷的氧化物105 (见箭头115)，这进一步对纳米线108端部的拉伸应变做出贡献(即，由于纳米线108在每一端被附到衬垫103)。在下文中结合对图13的描述来进一步描述通过本发明技术在纳米线108中诱发的压缩/拉伸应变的概念。
[0053]现在通过参考图8-12给出采用本发明的应变诱发技术的备选实施例。在这种情况下，将使用本发明的技术来在纳米线沟道中诱发拉伸应变。该实例的开始结构与图1A和IB中所示的相同(即，具有纳米线108和衬垫103，其中掩埋氧化物102在纳米线108下方被底切)。因此，在图1A和IB之后，首先在所述结构上沉积(例如旋涂)HSQ层。由于如上所述纳米线108悬置在B0X102上方，因此旋涂的HSQ将覆盖和包围每条纳米线108的一部分。见图8。
[0054]如上所述，然后对HSQ进行构图。然而，通过与上面给出的压缩应变实施例——其中构图的HSQ用作伪栅并且因此标记了器件的栅极位置——比较，在这种情况下，构图的HSQl1A将标记器件的源极/漏极区位置而不是栅极的位置。即，将从将形成器件的栅极的区域去除HSQ。
[0055]通过首先将旋涂的HSQ层的一些部分(即，HSQ的在构图之后将留下的部分)暴露于将使HSQ的这些部分固化和交联的能量产生工艺来对HSQ进行构图。如上所述，在交联工艺期间，HSQ将收缩，由此在纳米线108中诱发应变。根据示例性实施例，通过将旋涂的HSQ暴露于电子束或波长小于157nm的EUV辐射，来使HSQ交联。这用于使暴露区域中的HSQ交联。接下来，然后可以使用显影剂(例如，基于TMAH的显影剂或NaOH碱和NaCl盐的含水混合物)选择性地去除HSQ的未暴露部分，得到构图的HSQl1B0在显影剂清洗之后，可以对剩余的构图的HSQl1B进行退火以进一步增加HSQ的密度(并且由此减小其体积)。退火温度应当保持得足够低(低于960°C)，使得HSQ将不回流并且允许线中的应变弛豫。根据示例性实施例，在从约500°C到约900°C的温度下进行退火，持续时间为约5分钟到约30分钟。
[0056]如上所述，交联使得构图的HSQl1B收缩(即，与未交联的HSQ相比其体积减小约5%到约10% )。由于构图的HSQ110B包围纳米线108，因此该收缩的结果是在纳米线108中诱发应变。即，在纳米线108的被构图的HSQ110B包围的那些部分中诱发压缩应变(见箭头112)。此外，在纳米线108的位于构图的HSQ110B之间的那些部分中诱发拉伸应变(见箭头114)。具体地，通过在纳米线108的被构图的HSQl1B包围的部分中诱发压缩应变(即，由于构图的HSQl1B的收缩)，并且由于纳米线108的端部被锚定到衬垫103，纳米线108的未被构图的HSQl1B包围的那些部分被有效拉伸，由此导致拉伸应变。在下文中结合对图13的描述进一步描述通过本发明技术在纳米线108中诱发的压缩/拉伸应变的概念。
[0057]如图8中所示，通过对HSQ进行构图，在构图的HSQ110B部分之间形成一个或多个沟槽。在该实例中，将在这些沟槽中形成器件的栅极。然而，首先，用栅极电介质174涂布纳米线108的暴露部分(即，在所述沟槽内)。栅极电介质174可以包括Si02、Si0N、Hf02、或者(一种或多种)任何其它合适的高k电介质，并且可以使用CVD、ALD或者在S12和S1N的情况下使用氧化炉而被沉积在纳米线108周围(从而包围纳米线108)。如图9中所示，该栅极电介质形成工艺导致栅极电介质材料在纳米线108周围沉积，并且也对包括暴露的B0X102的所述沟槽加衬(line)。
[0058]接下来，如图9中所示，用栅极导体176填充所述沟槽，以便形成器件的栅极。适当的栅极材料包括但不限于多晶硅、金属(例如，W、TiN、TaN或铝)或者金属的组合(例如TiN/Al)。可以使用诸如低压CVD(LPCVD)或等离子体增强的CVD (PECVD)的CVD工艺沉积多晶硅。可以使用AL、CVD或者电镀工艺沉积金属栅极导体。如果这样期望，则可以使用化学机械抛光(CMP)或者其它适当的蚀刻技术去除任何过量的栅极导体。现在所形成的栅极用于保持在纳米线108中诱发的拉伸应变(见图8)，即使在接下来去除构图的HSQ110B时也是如此。以此方式形成的栅极将包围纳米线，使其为GAA器件。
[0059]然后去除构图的HSQ110B。见图10。根据示例性实施例，使用蚀刻剂(例如，DHF)相对于栅极导体176选择性地去除构图的HSQ110B。如图10中所示，与栅极的侧壁相邻地形成间隔物178。根据示例性实施例，间隔物178由绝缘的氮化物、氧化物、氮氧化物或其多层形成，并且通过沉积和蚀刻而与栅极的侧壁相邻地形成。
[0060]接下来，如图11中所示，使用外延膜180来加厚纳米线108的未被栅极导体176/间隔物178覆盖的部分(即，器件的源极区和漏极区)。所述外延也在衬垫103的暴露部分之上发生(见图11)。所得到的外延膜180可以是Si或诸如SiGe的Si合金。生长方法可以包括UHV-CVD、RT-CVD和ALD。典型的Si前体包括但不限于二氯甲硅烷(SiH2Cl2)、硅烷(SiH4)与盐酸(HCl)的混合物、四氯化硅(SiCl4)和用于SiGe生长的锗烷(GeH4)。在Si的沉积仅发生在Si表面之上而不发生在诸如氧化物和氮化硅的电介质表面之上的意义上来说，所述生长是选择性的。尽管选择性的Si外延典型地需要约800°C的生长温度，但是通过向外延膜添加Ge，使用较低的生长温度时保持选择性是可能的。对于纯Ge生长，生长温度可以像300°C那么低。SiGe的低温生长在很薄的纳米线的情况下作为克服聚结的方式是有用的。
[0061]值得注意的是，纳米线108的被栅极(即，栅极导体176)包围的部分将用作器件的沟道。衬垫103以及纳米线108的从栅极伸出的部分(包括纳米线108的位于栅极之间的那些部分)将用作器件的源极区和漏极区。因此，在图11中所示的示例性实施例中，夕卜延膜180形成在源极区和漏极区上。
[0062]然后执行最后的处理以完成所述器件。根据图12中示出的示例性实施例，在外延膜180之上形成自对准的硅化物182。更具体地，诸如N1、Pt、Co和/或Ti的(一种或多种)金属被毯式沉积在器件之上。对所述组件进行退火以允许金属与外延膜180的暴露的S1、Ge或SiGe反应。非-S1、-Ge或-SiGe表面之上的金属保持不反应。然后使用选择性蚀刻来去除未反应的金属，留下硅化物182。作为一个例子，在使用Ni的情况下，电阻率较低的硅化物相是镍-硅(NiSi)。NiSi相在约420°C的退火温度下形成，并且用来去除未反应的金属的蚀刻化学可以是在65°C下过氧化氢:硫酸(H2O2 = H2SO4)为10:1且持续10分钟。
[0063]接下来，在所述结构之上(即，在硅化物182和栅极导体176之上)沉积将用作第一 CMP停止层184的保形氧化物层。根据示例性实施例，使用CVD在所述结构之上沉积厚度为约1nm到约10nm的第一 CMP停止层184。然后在所述结构之上沉积平面化电介质层186。根据示例性实施例，平面化电介质186是旋涂在所述结构上的有机平面化材料。适当的有机平面化材料包含溶剂中的可交联的芳族聚合物(例如，基于萘的聚合物)。旋涂确保有机平面化材料充分填充所有间隙。在可能时，有机平面化材料应当填充纳米线下方(就像图12中所示的例子中的情况一样)。然后可以进行涂敷后的烘烤以使所述有机平面化材料交联且烘烤掉所述溶剂。根据示例性实施例，在最高为约250摄氏度(°C)——例如，从约200°C到约250°C——的温度下进行所述涂敷后烘烤。
[0064]然后在第一 CMP停止层184用作蚀刻停止层的情况下使用例如CMP来抛光平面化电介质186。为了充分用作蚀刻停止层，第一 CMP停止层184的抛光速率必须显著小于平面化电介质186的抛光速率。
[0065]然后在抛光后的平面化电介质186/栅极上沉积第二 CMP停止层188。根据示例性实施例，第二 CMP停止层188由氮化物材料(例如氮化娃)形成，并且以约1nm到约10nm的厚度沉积在所述结构上。
[0066]然后形成到器件的源极区和漏极区的接触(即，源极/漏极接触190)。根据示例性实施例，使用标准光刻工 艺来形成延伸穿过第二 CMP停止层188、平面化电介质186和第一 CMP停止层184的沟槽。这可以使用本领域中已知的一系列RIE步骤实现。然后用一种或多种金属填充所述沟槽以形成源极/漏极接触190。适当的金属包括但不限于W和Cu。根据示例性实施例，通过用所述一种或多种金属填充所述沟槽且然后抛光填充所述沟槽的过量金属，来形成源极/漏极接触。该抛光可以在第二 CMP停止层188用作蚀刻停止层的情况下使用CMP实现。结果是在沟槽中形成导电过孔。接下来，可以与所述导电过孔相接触地形成金属衬垫和/或线路。这些衬垫/线路可以由与所述过孔相同的金属或金属组合形成，例如可以使用RIE构图工艺来界定所述金属衬垫和/或线路。
[0067]图13的图示在微观结构水平上示例出了与处于弛豫的或未发生应变的状态的纳米线相比在纳米线中诱发的压缩应变和拉伸应变。具体地，图13示出了处于弛豫状态的第一纳米线(图中示出的顶部纳米线)以及其中既诱发了压缩应变也诱发了拉伸应变的第二纳米线(图中示出的底部纳米线)。图13中示出的这些纳米线中的每一条都代表在上述制造工艺中呈现的任何半导体纳米线(例如纳米线108)。如上文中强调的，通过使用本发明的HSQ应变诱发工艺，可以有利地在纳米线中诱发拉伸应变和/或压缩应变。图13还示例出了该工艺。
[0068]应变从定义上来说具有微观结构意义。当(诸如在半导体纳米线108中存在的)半导体晶体结构发生应变时，这意味着晶体的晶格常数“a”(至少在一个轴或更多轴上)从
弛豫尺寸(未应变值)改变到另一尺寸。应变值定义为#，其中“a”是弛豫晶格常数并且
aΛa是晶格常数的膨胀或收缩。换而言之，应变量对应于半导体晶体结构中的弹性形变量。注意，当晶格常数在一个轴上变形时，在通过泊松比描述的其它两个轴上也将存在晶格常数的变形(参见例如 James M.Gere, Mechanics of Materials, 6th Ed.，第 24-25 页(2004)，其内容通过引用的方式并入本申请中)。可以通过诸如X射线衍射或拉曼光谱的方法测量变形或晶格常数的改变。
[0069]就本发明的器件结构而言，纳米线(例如，纳米线108)由半导体晶体(例如硅)制成。存在形成于纳米线之上的若干个栅极。如上所述，在纳米线的一些部分中存在拉伸应变并且在其它部分中存在压缩应变(见例如图7B、2A和8，如上所述)。因此，纳米线中的晶格常数变形，从而在晶格常数小于弛豫的硅晶格常数之处存在被栅极盖住的区域，并且/或者在晶格常数大于弛豫的硅的晶格常数之处存在被栅极盖住的其它区域。对于纵向拉伸应变，晶格常数将较大(平行于纳米线的长度)，这是因为纳米线被拉伸。对于纵向压缩应变，晶格常数将较小(平行于纳米线的长度)，这是因为纳米线被缩短。在图13中示例出了这些应变情况。即，在图13中，晶体的单位晶胞被示意性地描绘为纳米线内的盒子。当然，可能存在比所描绘的那些更多的晶胞(并且呈现不同的排列)，但是图13中所示出的那些仅仅意在以微观的晶体结构水平示例不同的应变情况。
[0070]如图13中所示，处于弛豫状态(弛豫晶格常数aQ)的纳米线(例如，纳米线108)具有重复的晶体单位结构。由于压应变(通过上面描述的HSQ应变诱发工艺)，纳米线与弛豫状态相比变得变形，即压缩应变晶格常数&1〈％。这在图13中通过纳米线的压缩应变区域中的单位晶胞较小(平行于纳米线的长度)来示例。相比较而言，由于拉伸应变(通过上面描述的HSQ应变诱发工艺)，纳米线与弛豫状态相比变得变形，即拉伸应变晶格常数a2>a0O这在图13中通过纳米线的拉伸应变区域中的单位晶胞较大(平行于纳米线的长度)来示例。
[0071 ] 使用本发明的技术，根据所采用的栅极构造/应变诱发工艺，可以在所述纳米线中的任何一条给定的纳米线中实现压缩应变区域、拉伸应变区域和/或弛豫区域的任何组合(见上文)。因此，仅仅举例而言，基于在图1-6中概括的方法，每条纳米线108将具有多个第一区域，所述第一区域被变形使得在这些区域中的半导体晶格常数小于(低于)弛豫半导体晶格常数(即，％〈％)，这是因为在该例子中由HSQ伪栅/替代栅工艺在纳米线中诱发压缩应变(见例如图2A中的箭头112，指示出在纳米线108的那些第一区域中的压缩应变)。栅极导体156(即，器件的替代栅)包围纳米线108的这些区域(见例如图5)。如上所述，HSQ应变诱发工艺也将导致在纳米线108中诱发拉伸应变区域(见例如图2A)。因此每条纳米线也将具有多个第二区域，所述第二区域被变形使得这些区域中的半导体晶格常数大于(高于)弛豫半导体晶格常数(即，a2>a0)。
[0072] 类似地，通过参考在图8-12中概括的方法，每条纳米线108将具有多个第一区域，所述第一区域被变形使得在这些区域中的半导体晶格常数小于(低于)弛豫半导体晶格常数(即，&1〈％)，这是因为在该例子中由HSQ伪栅/替代栅工艺在纳米线中诱发压缩应变(见例如图8中的箭头112，指示出在纳米线108的那些第一区域中的压缩应变)。如上所述，HSQ应变诱发工艺也将导致在纳米线108中诱发拉伸应变区域(见例如图8)。因此每条纳米线也将具有多个第二区域，所述第二区域被变形使得这些区域中的半导体晶格常数大于(高于)弛豫半导体晶格常数(即，a2>aQ)。栅极导体176(即，器件的替代栅)包围纳米线108的这些区域(见例如图10)。因此，图1-6的实施例与图8-12的实施例之间的差别是完成的器件中的替代栅包围纳米线的具有诱发的压缩应变(图1-6)还是拉伸应变(图8-12)的区域。
[0073]值得注意的是，在其中纳米线具有压缩/拉伸应变区域和/或弛豫区域的上述构造的情况下，对于晶体的每个单位晶胞，所述应变不一定是恒定的。即，在从应变区域到弛豫区域的过渡中，在给定应变区域的中心处经历最大应变，并且应变水平随着向弛豫区域移出(平行于纳米线的长度)而下降。因此，由本发明的技术(即，通过沿着纳米线的长度在一个或多个部分中诱发应变)得到的应变分布不同于从纳米线的端部诱发应变的情况。在后一种情况下，最大应变将出现在纳米线的端部。
[0074]尽管已经在本申请中描述了本发明的示例性实施例，应当理解，本发明不限于那些精确的实施例，并且在不脱离本发明的范围的情况下，本领域技术人员可以做出各种其它变化和修改。
【权利要求】
1.一种制造场效应晶体管(FET)器件的方法，包括如下步骤: 在掩埋氧化物(BOX)层上方的绝缘体上硅(SOI)层中形成纳米线和衬垫，其中所述纳米线以梯子状构造被连接到所述衬垫，并且其中所述纳米线悬置在所述BOX上方； 沉积包围所述纳米线的氢倍半硅氧烷(HSQ)层； 使包围所述纳米线的所述HSQ层的一个或多个部分交联，其中所述交联使得所述HSQ的所述一个或多个部分收缩，由此在所述纳米线中诱发应变；以及 形成包围每一条所述纳米线的部分的一个或多个栅极，其中所述栅极保持通过所述交联步骤在所述纳米线中诱发的应变，并且其中所述纳米线的被所述栅极包围的所述部分包括所述器件的沟道区，并且所述纳米线的从所述栅极和所述衬垫伸出的部分包括所述器件的源极区和漏极区。
2.根据权利要求1所述的方法，其中，在所述纳米线中诱发的应变是拉伸应变。
3.根据权利要求1所述的方法，其中，在所述纳米线中诱发的应变是压缩应变。
4.根据权利要求1所述的方法，还包括如下步骤: 去除所述HSQ层的一个或多个未交联的部分； 沉积填充材料以替代所述HSQ层的被去除的所述一个或多个未交联的部分； 使用蚀刻剂去除所述HSQ层的被交联的所述一个或多个部分而在所述填充材料中形成沟槽，其中在所述沟槽内暴露所述纳米线的部分； 形成栅极电介质，所述栅极电介质包围所述纳米线的在所述沟槽内暴露的所述部分；以及 使用栅极导体填充所述沟槽以形成所述器件的所述一个或多个栅极。
5.根据权利要求4所述的方法，其中，使用显影剂去除所述HSQ层的所述一个或多个未交联的部分，所述显影剂选自基于氢氧化四甲铵的显影剂以及氢氧化钠碱和氯化钠盐的含水混合物。
6.根据权利要求4所述的方法，其中，使用DHF去除所述HSQ层的被交联的所述一个或多个部分。
7.根据权利要求4所述的方法，其中，所述填充材料i)能够保持通过所述交联步骤在所述纳米线中诱发的应变，并且ii)具有对用于去除所述HSQ层的被交联的所述一个或多个部分的蚀刻剂的抗蚀性。
8.权利要求4所述的方法，还包括如下步骤: 在沉积所述填充材料之前在通过去除所述HSQ层的所述一个或多个未交联的部分而暴露的所述纳米线的区域上形成外延SiGe膜。
9.根据权利要求4所述的方法，其中，所述HSQ层的被交联的所述一个或多个部分包括伪栅，所述方法还包括如下步骤: 与所述伪栅的侧壁相邻地形成间隔物。
10.根据权利要求4所述的方法，其中，所述栅极电介质包括二氧化硅(Si02)、氧氮化硅(S1N)或者氧化铪(HfO2)。
11.根据权利要求4所述的方法，其中，所述栅极导体包括多晶硅、金属或者金属的组口 .
12.根据权利要求1所述的方法，还包括如下步骤:去除所述HSQ层的一个或多个未交联的部分而在所述HSQ层的被交联的所述一个或多个部分之间形成沟槽，其中在所述沟槽内暴露所述纳米线的部分； 形成栅极电介质，所述栅极电介质包围所述纳米线的在所述沟槽内暴露的所述部分；以及 使用栅极导体填充所述沟槽以形成所述器件的所述一个或多个栅极。
13.根据权利要求12所述的方法，其中， 使用显影剂去除所述HSQ层的所述一个或多个未交联的部分，所述显影剂选自基于氢氧化四甲铵的显影剂以及氢氧化钠碱和氯化钠盐的含水混合物。
14.权利要求12所述的方法，还包括如下步骤: 与所述栅极的侧壁相邻地形成间隔物。
15.根据权利要求12所述的方法，其中，所述栅极电介质包括二氧化硅(S12)、氧氮化硅(S1N)或者氧化铪(HfO2)。
16.根据权利要求12所述的方法，其中，所述栅极导体包括多晶硅、金属或者金属的组口 ο
17.权利要求1所述的方法，还包括如下步骤: 形成到所述器件的所述源极区和漏极区的接触。
18.根据权利要求1所述的方法，其中，使用旋涂沉积所述HSQ层。
19.根据权利要求1所述的方法，其中，通过暴露于电子束或波长短于157纳米的极紫外(EUV)辐射使所述HSQ层的所述一个或多个部分交联。
20.根据权利要求1所述的方法，其中，所述交联使得所述HSQ层的所述一个或多个部分的体积减小约5%到约10%。
21.权利要求1所述的方法，还包括如下步骤: 通过外延加厚所述源极区和漏极区。
22.—种FET器件，包括: 形成在BOX层上方的SOI层中的纳米线和衬垫，其中所述纳米线以梯子状构造被连接到所述衬垫，并且其中所述纳米线悬置在所述BOX上方；以及 包围每一条所述纳米线的部分的一个或多个栅极，其中所述纳米线的被所述栅极包围的所述部分包括所述器件的沟道区，并且所述纳米线的从所述栅极和所述衬垫伸出的部分包括所述器件的源极区和漏极区， 其中每一条所述纳米线具有:1)至少一个第一区域，其被变形使得所述至少一个第一区域中的晶格常数小于所述纳米线的弛豫晶格常数；以及2)至少一个第二区域，其被变形使得所述至少一个第二区域中的晶格常数大于所述纳米线的所述弛豫晶格常数，并且其中所述一个或多个栅极包围每一条所述纳米线的所述至少一个第一区域或者所述至少一个第二区域。
【文档编号】H01L21/336GK104040705SQ201280066327
【公开日】2014年9月10日 申请日期:2012年12月19日 优先权日:2012年1月5日
【发明者】G·科恩, M·A·古罗恩, C·E·默里 申请人:国际商业机器公司