专利名称：一种基于标准单栅cmos工艺的eeprom的制作方法
技术领域：
本发明属于集成电路技术领域，涉及一种EEPROM结构，尤其涉及一种标准单栅 CMOS工艺兼容的EEPR0M。
背景技术：
EEPROM(也写作E2PROM)是电擦除可编程只读存储器(Electrically-ErasablePr ogrammable Read-Only Memory)。它是一种可以通过电方式多次复写的半导体存储设备。 它相对于EI3ROM(Erasable Programmable Read Only Memory)的优势在于擦写时不需要紫外线照射，可以通过特定电压来抹除芯片信息并写入新的数据。由于EEPROM的高性能和操作简单，它被广泛应用于PC的BIOS芯片以及闪存芯片，在近年快速发展的固态硬盘(SSD) 中也大量使用了 EEPR0M。如图1所示，传统EEPROM结构中，保存芯片信息的方法是采用双栅工艺中的浮栅技术。将普通MOSFET的栅作为浮栅(Floating Gate)保存电荷，在浮栅上增加一层控制栅来进行读写操作。由于浮栅与周围环境是电隔离的，因此在控制栅上施加一个“编程电压”脉冲时，根据控制栅/浮栅间和浮栅氧化层电容的分压，浮栅上也会有一个脉冲电压， 此时一些沟道电荷会隧穿到浮栅上并保留下来。工作时，浮栅上有无电荷会造成MOSFET 之间I-V特性的差异，这种差异就可以用来表征0/1信号。电荷隧穿到浮栅上的阈值电压为一定值，同时由于栅氧化层电容是固定的，因此提高控制栅/浮栅间寄生电容可以降低所需要加在控制栅上的“编程电压”的幅度，从而实现低电压操作。考虑到双栅工艺的制作难度和成本，基于单栅工艺发展出一些结构，例如文献Ohsaki，K. ；Asamoto, N.； Takagaki, S. ； , “ A single poly EEPROM cellstructure for use in standard CMOS processes, " Solid-State Circuits,IEEE Journal of, vol. 29, no. 3,pp.311-316, Mar 1994 禾口 Peng et al. ,"Single-poly EEPROM"US Patent, Patent No. 7193265, March20, 2007。但是，这些EEPROM利用背栅MOS管结构仍然存在着面积过大，不利于提高集成密度的缺点。
发明内容
针对现有技术中存在的技术问题，本发明的目的是提供一种新型的EEPROM结构， 具有标准单栅CMOS工艺集成、低电压、面积小、集成密度高、适合芯片SOC等特点。本发明的上述目的是通过如下的技术方案予以实现的一种基于标准单栅CMOS工艺的EEPR0M，包括一 MOS管，其特征在于所述MOS管上部覆盖有N层金属层，第N层金属层上设有一电容结构，第N层金属层覆盖所述电容结构的底部；第N层金属层包括电隔离的a区和b区，b区位于a区外围，a区与所述MOS管栅极部位对应，a区电连接到所述MOS管的栅极且与所述电容结构底部电连接，b区电连接到所述电容结构的顶部，所述电容结构的顶部引出作为EEPROM控制栅，所述MOS管的栅极作为 EEPROM的浮栅，MOS管的源极、漏极和衬底分别引出作为EEPROM的源极、漏极和衬底；其中，N为自然数。进一步的，所述b区金属层面积大于或等于所述电容结构的底部。进一步的，所述电容结构包括由第N+1层到第M-I层金属层构成的叉指电容结构和一作为电容结构顶部的第M层金属层；所述叉指电容结构中每一金属层包括电隔离的A 区和B区，第M-I层金属层B区向下电连接至第N+1层各金属层的B区域，第M-I层金属层 A区向下电连接到第N+1层各金属层的A区域；第M层金属层与第M-I层金属层的B区电连接；所述b区电连接到第N+1层金属层的B区，所述a区电连接到第N+1层金属层的A区； 第M层金属引出作为EEPROM控制栅；其中，连接到所述MOS管栅极的金属部分称为A区域， 连接到上层金属层的部分称为B区域，M为自然数，且M大于N。进一步的，第M-I层金属层B区通过通孔向下电连接至第N+1层各金属层的B区域，第M-I层金属层A区通过通孔向下电连接到第N+1层各金属层的A区域。进一步的，a区通过通孔电连接到所述MOS管的栅极，所述a区通过通孔电连接到第N+1层金属层的B区，b区通过通孔电连接到第N+1层金属层的B区；第M层金属层通过通孔与第M-I层金属层的B区电连接。进一步的，连接B区的通孔位于B区金属边缘。进一步的，每一 B区具有多个通孔，不同金属层B区内的通孔位置对应一致。进一步的，所述电容结构为层叠金属板电容。进一步的，所述a区与b区之间设有一沟槽，用于电隔离所述a区和b区。进一步的，所述沟槽为一矩形、或圆形、或八角形沟槽。以叉指电容结构为例，说明本发明的EEPROM结构，如图2、图3所示(1)用第N层金属覆盖MOS管的上部，在MOS管的栅极周围挖出一圈沟槽将第N层金属层分为电隔离的a、b区，沟槽内部的第N层金属，即a区通过通孔电连接到MOS管的栅， 沟槽外部的第N层金属，即b区通过通孔电连接到上层金属，连接到MOS管栅极的金属部分称为a区域，连接到上层金属的部分称为b区域；其中，第N层金属对上层第N+1层金属底部覆盖，a/b间距较小，最好b区域金属层面积大于或等于第N+1层金属面积。本发中N为大于或等于1的自然数，大于1的情况即覆盖在MOS管上的第1层至第N-I层金属可以保留不用，进而提高制备电容的自由度。第N层金属a/b区域间的沟槽并可以为矩形，圆形， 八角形或其他形状等。(2)用第N+1层到第M-I层金属构成叉指电容结构覆盖在第N层金属上，第N+1层到第M-I层中，连接到MOS管栅极的金属部分称为A区域，连接到上层金属的部分称为B区域；第M-I层金属边缘通过通孔向下电连接至第N+1层各层金属的B区域，第M-I层金属的 A区域通过通孔向下电连接到第N+1层各层金属的A区域。第N+1层金属的B区域通过通孔与第N层的b区电连接，第N+1层金属的A区域通过通孔与第N层的a区电连接。(3)在第M-I层金属上制备一第M层金属层；第M层金属通过通孔向下电连接叉指电容结构各层金属的B区域；将第M层金属引出作为EEPROM的控制栅，MOS管的栅极作为EEPROM的浮栅，MOS管的源极、漏极和衬底分别引出作为EEPROM的源极、漏极和衬底。本发明的原理是(a)如图4所示，理论上浮栅上电平幅度Vx为控制电压Vg*Cf/(Cg+Cf)，Cg为浮栅与沟道之间的电容，Cf为控制栅与浮栅间的电容。实际中通常控制栅的下极板和地之间存在寄生电容Cx(上极板与地之间的寄生电容由于不影响电平幅度所以可以忽略)，浮栅的电平幅度为Vg*Cf/(Cf+Cg+Cx)。由于该寄生电容的影响，需要提高“编程电压”来达到正常读写的目的。背栅MOS管结构通过增大控制栅MOS管的面积来增大Cf从而降低对Vg的要求，但是由于Cx也会随之同时增大，无法有效降低“编程电压”，同时增大面积也不利于高度集成的EEPROM应用。(b)本发明利用叠加金属叉指电容在MOS管上方的方法，有效利用了三维立体结构，相对于其他结构明显减小了单个EEPROM单元的面积。(C)如前提到的Cx会随Cf增大同时增大，本发明中的做法基本隔绝了控制栅下极板与地之间的寄生电容Cx，而上极板与地之间的寄生电容不会影响到电平幅度，因此相对于传统EEPROM结构，本发明可以在较小的面积下有效降低“编程电压”，有利于高集成密度的EEPROM应用，也适合芯片SOC集成的应用。与现有技术相比，本发明的优点是(1)兼容性好与CMOS单栅工艺完全兼容，由于多栅CMOS工艺成本较高，因此单栅CMOS工艺应用较为广泛。本发明实现建立在单栅CMOS工艺的基础之上，兼容性好，成本低。(2)可调节能力强通过调节MOS管栅上叠加的金属层数和面积来调节控制栅与浮栅间的电容值，从而实现不同的“编程电压，，的调节。(3)低电压通过隔绝控制栅下极板与地之间的寄生电容，可以降低“编程电压”， 实现低电压操作。(4)单元面积小，集成密度高通过叠加金属叉指电容在MOS管上的方法，以及隔绝控制栅下极板与地之间的电容Cx，本发明的EEPROM单元面积很小，有利于实现高集成密度的应用。
图1是传统EEPROM的侧面剖面图；图2是一种新型的EEPROM侧视剖面图；图3是一种新型的EEPROM第N层、第N+3层、第N+4层俯视剖面图；(a)第N层俯视剖面图，(b)第N+3层俯视剖面图，(c)第N+4层俯视剖面图；图4是EEPROM寄生电容分析原理图；图5是本发明的一个具体实施示意图。
具体实施例方式为了对本发明进行详细说明，现举一个如下具体实施例如图5所示在SMIC 65nm标准单栅CMOS工艺下实现的本发明所述的一种新型 EEPROM单元，MOS管上设有8层金属层Ml M8，对于CMOS单栅工艺，各层金属是电隔离的(即金属层之间是有隔离层的)；其中，M2 M7为金属叉指电容结构，M7层金属边缘通过通孔向下连接至M2层各层金属层的B区域，M7层金属层的A区域通过通孔向下连接到 M2层各层金属的A区域，M2层金属的B区域通过通孔与Ml层的b区连接，M2层金属的A 区域通过通孔与Ml层的a区连接，M2用于隔绝电容下极板到地的寄生电容，M8引出作为EEPROM “编程电压”输入端，M8本身是金属层，可以用于引出连接编程电压。MOS管的源端、 漏端和衬底分别用Ml引出作为EEPROM的源极、漏极和衬底；Ml在MOS管的栅极周围挖出一圈沟槽将Ml层金属层分为电隔离的a、b区。本发明中MOS管上叠加的结构不仅限于叉指电容结构，层叠金属板电容等结构也是可以使用的，通过第N层金属对上层第N+1层金属底部的覆盖以及各层金属边缘部分的相互连接，构成一个立体的隔绝壁，使得连接到MOS管栅极的部分与地之间的寄生电容尽量小。以上通过详细实施案例描述了本发明所提供的一种标准单栅CMOS工艺兼容的 EEPR0M，本领域的研究人员和技术人员可以根据上述的步骤作出形式或内容方面的非实质性的改变而不偏离本发明实质保护的范围，因此，本发明不局限于实施例中所公开的内容。
权利要求
1.一种基于标准单栅CMOS工艺的EEPR0M，包括一 MOS管，其特征在于所述MOS管上部覆盖有N层金属层，第N层金属层上设有一电容结构，第N层金属层覆盖所述电容结构的底部；第N层金属层包括电隔离的a区和b区，b区位于a区外围，a区与所述MOS管栅极部位对应，a区电连接到所述MOS管的栅极且与所述电容结构底部电连接，b区电连接到所述电容结构的顶部，所述电容结构的顶部引出作为EEPROM控制栅，所述MOS管的栅极作为 EEPROM的浮栅，MOS管的源极、漏极和衬底分别引出作为EEPROM的源极、漏极和衬底；其中， N为自然数。
2.如权利要求1所述的EEPR0M，其特征在于所述b区金属层面积大于或等于所述电容结构的底部。
3.如权利要求1所述的EEPR0M，其特征在于所述电容结构包括由第N+1层到第M-I层金属层构成的叉指电容结构和一作为电容结构顶部的第M层金属层；所述叉指电容结构中每一金属层包括电隔离的A区和B区，第M-I层金属层B区向下电连接至第N+1层各金属层的B区域，第M-I层金属层A区向下电连接到第N+1层各金属层的A区域；所述b区电连接到第N+1层金属层的B区，所述a区电连接到第N+1层金属层的A区；第M层金属层与第 M-I层金属层的B区电连接；第M层金属引出作为EEPROM控制栅；其中，连接到所述MOS管栅极的金属部分称为A区域，连接到上层金属层的部分称为B区域，M为自然数，且M大于 N0
4.如权利要求3所述的EEPR0M，其特征在于第M-I层金属层B区通过通孔向下电连接至第N+1层各金属层的B区域，第M-I层金属层A区通过通孔向下电连接到第N+1层各金属层的A区域。
5.如权利要求4所述的EEPR0M，其特征在于a区通过通孔电连接到所述MOS管的栅极， 所述a区通过通孔电连接到第N+1层金属层的B区，b区通过通孔电连接到第N+1层金属层的B区；第M层金属层通过通孔与第M-I层金属层的B区电连接。
6.如权利要求5所述的EEPR0M，其特征在于连接B区的通孔位于B区金属边缘。
7.如权利要求6所述的EEPR0M，其特征在于每一B区具有多个通孔，不同金属层B区内的通孔位置对应一致。
8.如权利要求1所述的EEPR0M，其特征在于所述电容结构为层叠金属板电容。
9.如权利要求1至8任一所述的EEPR0M，其特征在于所述a区与b区之间设有一沟槽， 用于电隔离所述a区和b区。
10.如权利要求9所述的EEPR0M，其特征在于所述沟槽为一矩形、或圆形、或八角形沟
全文摘要
本发明公开了一种基于标准单栅CMOS工艺的EEPROM，属于集成电路领域。本发明包括一MOS管，所述MOS管上部覆盖有N层金属层，第N层金属层上设有一电容结构，第N层金属层覆盖所述电容结构的底部；第N层金属层包括电隔离的a区和b区，b区位于a区外围，a区与所述MOS管栅极部位对应，a区电连接到所述MOS管的栅极且与所述电容结构底部电连接，b区电连接到所述电容结构的顶部，所述电容结构的顶部引出作为EEPROM控制栅，所述MOS管的栅极作为EEPROM的浮栅，MOS管的源极、漏极和衬底分别引出作为EEPROM的源极、漏极和衬底。本发明单元面积很小，有利于实现高集成密度的应用。
文档编号H01L23/522GK102437162SQ201110397938
公开日2012年5月2日 申请日期2011年12月2日 优先权日2011年12月2日
发明者叶乐, 廖怀林, 王逸潇, 黄如 申请人:北京大学