专利名称：：一种检测cmos工艺硅栅随机缺陷的方法
技术领域：
：本发明涉及检测CMOS工艺硅栅随机缺陷的方法，属于集成电路制造领域。
背景技术：
：在集成电路制造过程中，由于各种不确定原因导致芯片上的硅栅和设计预期的硅栅出现差别，表现为硅栅中硅材料意外缺失或增加，在电学性能上表现为电阻异常增加或减小。硅栅电阻的改变会影响芯片的性能和功能，影响芯片的成品率。这些缺陷表现为随机的概率事件，称为随机缺陷。导致硅栅随机缺陷产生的原因有机器磨损导致颗粒、Wafer表面留有污染物、多晶硅淀积时存在杂质、光刻时PhotoResist中存在污染物、刻蚀时出现过刻蚀、Contact位置及大小不合适、CMP戈U伤等。制造工艺比较成熟后，这些缺陷表现为符合某种分布的随机概率事件。当缺陷事件发生时，可能会影响芯片的器件或互联，使芯片表现出符合某种概率分布的成品率问题。芯片的成品率由制造工艺的缺陷分布和芯片版图结构决定，制造工艺较高的缺陷分布将导致更低的成品率，对缺陷较敏感的版图结构也会导致更低的成品率。在亚100纳米工艺时代，由于特征尺寸进一步縮小，设计对颗粒的敏感程度加大，使得随机缺陷导致的成品率缺失问题更加严重。SoC设计、Memory设计的硅栅密度较大，更容易受到随机缺陷的影响。在CMOS工艺中，多晶硅硅栅可以用作晶体管的控制门极、与上层金属互联或与门极互联。作为晶体管控制门极时，硅栅的缺陷可能导致晶体管源、漏两极短路或漏电增大；硅栅通过通孔与上层金属互联时，缺陷可能导致断路；硅栅与门极互联时，缺陷可能导致短路或断路。
发明内容本发明的目的是提供一种检测CMOS工艺硅栅随机缺陷的方法，为提高成品率提供有意义的定量参考数据。本发明的检测CMOS工艺硅栅随机缺陷的方法，包括以下步骤1)按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，用四端测试法测量测试参数化晶体管梳状结构的电阻，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；2)按5因素4水平正交表!^16(45)设计参数化晶体管通孔链式测试结构，用四端测试法测量参数化晶体管通孔链式测试结构的电阻，检测硅栅与上层金属互联时的断路缺陷；3)按5因素4水平正交表!^16(45)设计参数化反相器蛇形测试结构，用四端测试法测量参数化反相器蛇形测试结构的电阻，检测硅栅作为门极互联时的断路缺陷；4)通过方差分析法分析上述各测试结构的电阻，确定显著影响硅栅随机缺陷的3因素的水平组合。上述的参数化晶体管梳状测试结构由参数化晶体管构成100X100密集阵列，阵列中晶体管的源极并联，晶体管的漏极并联；参数化晶体管梳状测试结构的4因素分别为硅栅顶端到有源区的距离、硅栅底部到有源区距离、硅栅长度和硅栅宽度。上述的参数化晶体管通孔链式测试结构由参数化晶体管构成100X100密集阵列，阵列中晶体管自上而下从左到右两两分组，各组内多晶硅栅极相连，各组间经硅栅通孔与金属线连接；参数化晶体管通孔链式测试结构的5因素分别为硅栅长度、硅栅通孔长度、硅栅通孔宽度、硅栅通孔偏移位置和硅栅大小形状。上述的参数化反相器蛇形测试结构由参数化反相器构成100X100密集阵列，将阵列中晶体管按列分组，各组内晶体管栅极依次连接，各组间由多晶硅按蛇形连接；参数化反相器蛇形测试结构的5因素分别为硅栅长度、硅栅通孔个数、P型晶体管硅栅宽度、N型晶体管硅栅宽度和多晶硅亚元个数。本发明通过设计参数化晶体管梳状测试结构检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷，设计参数化晶体管通孔链式测试结构检测硅栅与上层金属互联的断路缺陷，设计参数化反相器蛇形测试结构检测硅栅作为门极互联时的断路缺陷，通过四端测试法测量各测试结构的电学参数，通过方差分析法分析显著影响硅栅随机缺陷的因素的水平组合。本方法可以检测出硅栅断路和短路的随机缺陷，可以分析测试结构中那些因素的水平组合会对测试结构的电学参数起到显著的影响，可以辅助判断导致缺陷的工艺工序，为集成电路生产有针对性地改进工艺、提高成品率提供定量的参考数据。本发明具有以下优点1)测试结构的基本单元以紧密方式排列，能够有效利用测试结构面积。2)可以检测出硅栅作为晶体管控制门极、与上层金属互联和与门极互联情况下的随机缺陷，能模拟出硅栅在实际电路中的缺陷；3)通过对测试结构的电学参数的方差分析，可以判断出对测试结构电学参数影响较显著的因素的水平组合。图1是参数化晶体管的示意图；图2是参数化反相器的示意图；图3是参数化晶体管梳状测试结构的示意图；图4是参数化晶体管通孔链式测试结构的示意图；图5是参数化反相器蛇形测试结构的示意图；图6是四端测试原理图，图中DUT代表测试结构。具体实施例方式以下结合附图对本发明作详细描述。为使测试结构的硅栅周边情况与实际电路相近，本方法以CMOS工艺中的典型元件晶体管和典型标准单元反相器为基础，设定可能会影响硅栅随机缺陷的版图参数为可变参数，构建测试结构阵列中的参数化晶体管和参数化反相器。CMOS工艺晶体管具有较成熟的结构，本方法把影响硅栅制造随机缺陷的版图结构参数化，参数化晶体管示意图如图l所示T为硅栅l顶端到有源区2的距离，B为硅栅l底部到有源区2距离，L为硅栅长度，W为硅栅宽度，CH为硅栅通孔长度，CW为硅栅通孔宽度，Off为硅栅通孔偏移(通孔中心线到硅栅底部中心线偏移量)，PS为硅栅l底部(虚线框)大小。选择标准单元库中驱动能力最小的反相器，将对硅栅制造随机缺陷有影响的版图结构参数化，参数化反相器示意图如图2所示L为硅栅l长度、CNT为硅栅通孔个数、PW为P型晶体管4硅栅宽度、NW为N型晶体管3硅栅宽度、PD为多晶硅亚元个数。检测CMOS工艺硅栅随机缺陷的方法，包括以下步骤1)按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；参数化晶体管梳状测试结构如图3所示，将参数化晶体管作为基本单元排成100X100的密集阵列，将阵列中所有晶体管的源极并联到金属探针脚PIK和探针脚PIN2上，如图3粗实线所示；将所有漏极并联到金属探针脚PIN3和探针脚PIN4上，如图3虚线所示。参数化晶体管梳状测试结构的4因素分别为硅栅顶端到有源区的距离T、硅栅底部到有源区距离B、硅栅长度L和硅栅宽度W。对于图3所示测试结构，采用正交表L"3"的方式设计，即4因素3水平设硅栅顶端到有源区的距离T的3水平为A，1.4A，1.8入；硅栅底部到有源区距离B的3水平为A，1.4A，1.8入；硅栅长度L的3水平为，A，1.1入；硅栅宽度W的3水平为A，1.5A，2入。A代表设计规则中的最小线宽。将各因素的水平分别代入正交表L9(34)，构造参数化晶体管梳状测试结构实验表，如表1所示。5表1参数化晶体管梳状测试结构实验表<table>tableseeoriginaldocumentpage6</column></row><table>在表1对应的各晶体管梳状测试结构流片生产后，通过四端测试法测试其电学参数，原理图如图6所示，图中DUT代表测试结构，在PIK输入直流电压，在PIN^则电压Vp在PIN3测电压V^PIN4测量电流I。从PIN^PIN3两点流出的电流比测量电流I小45个数量级，从PIN2流到PIN3的电流约等于测量电流I，测试结构的电阻通过公式11=(V厂V》/I计算。当硅栅存在缺陷，如光学邻近(OPC)圆角效应导致硅栅不完全断开源漏两极，或硅栅锭积存在空洞，则晶体管源、漏极之间存在不受门极控制的导电通路。若四端测试方法计算的PIK和PIN4之间的电阻R小于阈值(通常取50欧姆)，即检测出该测试结构的硅栅出现了漏电缺陷。2)按5因素4水平正交表!^16(45)设计参数化晶体管通孔链式测试结构，检测硅栅与上层金属互联时的断路缺陷；参数化晶体管通孔链式测试结构如图4所示，将参数化晶体管作为基本单元排成密集的100X100的阵列，阵列中晶体管自上而下从左到右两两分组，各组内多晶硅栅极相连，各组间经硅栅通孔与金属线连接，将晶体管阵列连接成通孔链式测试结构。将通孔链式测试结构的头部并联连接在金属探针脚PINp探针脚PIN^将链尾部并联连接在金属探针脚PIN3和探针脚PIN4上。整个通孔链式测试结构如虚线所标注。参数化晶体管通孔链式测试结构的5因素分别为硅栅长度L、硅栅通孔长度CH、硅栅通孔宽度CW、硅栅通孔偏移位置Off和硅栅大小形状PS;对于图4所示结构，采用正交表LJ45)的方式设计，即5因素4水平设硅栅长度L的4水平为0.95A，A，1.05A，1.1入；硅栅通孔长度CH的4水平为0.95A，A，1.05A，1.1入；硅栅通孔宽度CW的4水平为0.95A，A，1.05A，1.1入；硅栅通孔偏移位置Off的4水平为向低部偏移0.05A，无偏移，向顶部偏移0.05入，向顶部偏移0.1入;硅栅大小形状PS的4水平为1.2AX1.2A，1.2AX2A，2AX1.2入，2入X2入。A代表设计规则中的最小线宽。将各因素的水平分别代入正交表L16(45)，构造参数化晶体管的通孔链式测试结构实验表，如表2所示。表2参数化晶体管的通孔链式测试结构实验表<table>tableseeoriginaldocumentpage7</column></row><table>在表2对应的各晶体管通孔链式测试结构流片生产后，通过四端测试法测试其电学参数，原理图如图6所示在PIK输入直流电压，在PIN^则电压Vp在PINJ则电压K，PIN4测量电流I。从PIN^PIN3两点流出的电流比测量电流I小45个数量级，从PIN2流到PIN3的电流约等于测量电流I，测试结构的电阻通过公式R=(V「V》/1计算。当通孔中存在空洞或硅栅接触不紧密缺陷时，表现为该测试结构测量计算的电阻大于阈值(通常阈值取1K欧姆)即检测出硅栅与上层金属互联存在断路缺陷。3)按5因素4水平正交表1^6(45)设计参数化反相器蛇形测试结构，检测硅栅作为门极互联时的断路缺陷；参数化反相器蛇形测试结构如图5所示，将参数化反相器作为基本单元排成密集的100X100阵列，将阵列中晶体管按列分组，各组内晶体管栅极依次连接，各组间由多晶硅按蛇形连接，将蛇形测试结构的头部并联连接在金属探针脚PINp探针脚PIN^将尾部并联连接在金属探针脚PIN3和探针脚PIN4上。整个蛇形测试结构如虚线所标注。参数化反相器蛇形测试结构的5因素分别为硅栅长度、硅栅通孔个数、P型晶体管宽度、N型晶体管宽度、多晶硅亚元个数；对于图5所示结构，采用正交表LJ45)的方式设计，即5因素4水平设硅栅长度L的4水平为0.95A，A，1.05A，1.1入；硅栅通孔个数CNT的4水平为0个，1个，2个，3个；P型晶体管硅栅宽度PW的4水平为2A，4A，8A，16入；N型晶体管硅栅宽度NW的4水平为2A，4A，8A，16入；多晶硅亚元个数PD的4水平为0个亚元，1个亚元，2个亚元，3个亚元。A代表设计规则中的最小线宽。将各因素的水平分别代入正交表L16(45)，构造参数化反相器构成的蛇形测试结构实验表，如表3所示。表3参数化反相器蛇形测试结构实验表<table>tableseeoriginaldocumentpage9</column></row><table>在表3对应的反相器的蛇形测试结构流片生产后，通过四端测试法测试其电学参数，原理图如图6所示在PINi输入直流电压，在PIN^则电压Vi，在PIN3测电压V^PIN4测量电流I。从PIN^PIN3两点流出的电流比测量电流I小45个数量级，从PIW流到PIN3的电流约等于测量电流I，测试结构的电阻通过公式R=(V「V》/1计算。若蛇形测试结构存在缺陷导致的导电硅材料缺失，则测试结构的电阻将增大。当测量电阻比阈值电阻(通常取1K欧姆)大2倍时，即可判断存在部分导体缺失导致的软断路缺陷；当测量电阻大于阈值电阻10倍以上，即检测出测试结构存在硬断路缺陷。4)通过方差分析法分析显著影响硅栅随机缺陷的因素的水平组合。分析各测试结构的电学测量参数，通过与期望值对比，可判断各测试结构中硅栅的随机缺陷。各因素不同水平组合的测试结构的电阻值存在差异，需要分析造成测试结构测量电阻值差异的两个方面一方面是由于各因素的水平组合不同；另一方面是由于测量过程中存在随机因素的影响。比较两方面导致的电阻值差异，如果因素的水平组合导致的差异较大，则该因素的水平组合显著影响硅栅随机缺陷。权利要求一种检测CMOS工艺硅栅随机缺陷的方法，包括以下步骤1)按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，用四端测试法测量测试参数化晶体管梳状结构的电阻，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；2)按5因素4水平正交表L16(45)设计参数化晶体管通孔链式测试结构，用四端测试法测量参数化晶体管通孔链式测试结构的电阻，检测硅栅与上层金属互联时的断路缺陷；3)按5因素4水平正交表L16(45)设计参数化反相器蛇形测试结构，用四端测试法测量参数化反相器蛇形测试结构的电阻，检测硅栅作为门极互联时的断路缺陷；4)通过方差分析法分析上述各测试结构的电阻，确定显著影响硅栅随机缺陷的因素的水平组合。2.根据权利要求l所述的检测CMOS工艺硅栅随机缺陷的方法，其特征在于参数化晶体管梳状测试结构由参数化晶体管构成100X100密集阵列，阵列中晶体管的源极并联，晶体管的漏极并联；参数化晶体管梳状测试结构的4因素分别为硅栅顶端到有源区的距离、硅栅底部到有源区距离、硅栅长度和硅栅宽度。3.根据权利要求l所述的检测CMOS工艺硅栅随机缺陷的方法，其特征在于参数化晶体管通孔链式测试结构由参数化晶体管构成100X100密集阵列，阵列中晶体管自上而下从左到右两两分组，各组内多晶硅栅极相连，各组间经硅栅通孔与金属线连接；参数化晶体管通孔链式测试结构的5因素分别为硅栅长度、硅栅通孔长度、硅栅通孔宽度、硅栅通孔偏移位置和硅栅大小形状。4.根据权利要求l所述的检测CMOS工艺硅栅随机缺陷的方法，其特征在于参数化反相器蛇形测试结构由参数化反相器构成100X100密集阵列，将阵列中晶体管按列分组，各组内晶体管栅极依次连接，各组间由多晶硅按蛇形连接；参数化反相器蛇形测试结构的5因素分别为硅栅长度、硅栅通孔个数、P型晶体管硅栅宽度、N型晶体管硅栅宽度和多晶硅亚元个数。全文摘要本发明公开的检测CMOS工艺硅栅随机缺陷的方法，步骤包括按4因素3水平正交表L9(34)设计参数化晶体管梳状测试结构，检测硅栅为控制门极时晶体管源极与漏极之间的漏电缺陷；按5因素4水平正交表L16(45)设计参数化晶体管通孔链式测试结构，检测硅栅与上层金属互联时的断路缺陷；按5因素4水平正交表L16(45)设计参数化反相器蛇形测试结构，检测硅栅作为门极互联时的断路缺陷；用四端测试法测量上述各测试结构的电学参数，通过方差分析法分析显著影响硅栅随机缺陷的因素的水平组合。本发明测试结构的基本单元以紧密方式排列，能够有效利用测试结构面积，能模拟硅栅在实际电路中的缺陷，从而判断出对测试结构电学参数影响较显著的因素的水平组合。文档编号G01R31/02GK101692430SQ200910153380公开日2010年4月7日申请日期2009年10月19日优先权日2009年10月19日发明者严晓浪,罗小华申请人:浙江大学