专利名称：具有三角形棱柱体的半导体器件及其制造方法
技术领域：
本发明的示例性实施例涉及半导体制造技术，更具体地，涉及ー种具有三角形棱柱体的半导体器件及其制造方法。
背景技术：
随着DRAM(动态随机存取存储器)的集成度的増加，可能难以进一歩集成ニ维 (2D)结构。为了克服这种困难，可以将具有竖直栅极(vertical gate, VG)的三维(3D)DRAM(以下被称为“VG DRAM”)实现成DRAM器件。VG DRAM的单元包括形成在衬底之上的柱体、位线(BL)和竖直栅极。竖直栅极被形成在柱体的侧壁上，并且柱体包括形成在柱体中的源极和漏扱。通过竖直栅极在源极与漏极之间形成竖直沟道。竖直栅极成为字线。在具有竖直栅极结构的单元中，当从单元的布局观看时，柱体被布置成矩阵形状，并且位线和字线被形成为围绕柱体。然而，当位线的宽度不足够大于柱体的横截面时，与柱体的侧表面接触的位线明显变细，并且位线的电阻増加。特别地，如果应用的是使用金属层的位线，其中所述金属层被形成为包括氮化钛和钨的双层类型，则位线的整体电阻会根据氮化钛与钨之间的接触电阻而进ー步増加。为了减小位线的电阻，可以采用位线在柱体之间穿过的方式来设计单元。在此实例中，应实施使位线与ー侧柱体接触的エ艺。更具体地，可以使用ー侧接触(one-side-contact, 0SC)エ艺。在下文中，OSCエ艺被称为“侧壁接触エ艺”。侧壁接触エ艺在相邻柱体中的ー个柱体中形成位线接触，同时与另一个柱体绝缘。图I图示了现有的半导体器件。參照图1，位线12和字线13沿柱体11的侧壁形成。更具体地，一个柱体11被分配一个字线13和一个位线12。然而，在现有的半导体器件中，由于ー个柱体被分配2DX2D(4F2)的面积，柱体占用的面积增加，因此其中要形成位线和字线的面积減少。因此，薄层电阻(sheetresistance)增加。
发明内容
本发明的实施例涉及ー种半导体器件及其制造方法，所述半导体器件可以通过减小在具有竖直栅极结构的単元中柱体所占用的面积来充分地保证要形成位线和字线的空间。根据本发明的一个实施例，一种半导体器件包括三角形棱柱体，所述三角形棱柱体具有第一、第二和第三侧壁表面；位线，所述位线与柱体的第一侧壁表面接触；以及字线，所述字线在位线之上与柱体的第二侧壁表面相邻。根据本发明的另ー个实施例，一种半导体器件包括彼此面对的第一三角形棱柱体和第二三角形棱柱体，在第一三角形棱柱体与第二三角形棱柱体之间插入有绝缘层，其中第一三角形棱柱体和第二三角形棱柱体具有第一、第二和第三侧壁表面；位线，所述位线与第一三角形棱柱体的第一侧壁表面接触；以及字线，所述字线形成在位线之上并且与第ニ三角形棱柱体的第二侧壁表面相邻。根据本发明的又一个实施例，一种半导体器件的制造方法包括以下步骤通过刻 蚀衬底形成初级线；通过分割和刻蚀初级线形成多个次级线；通过刻蚀多个次级线形成彼此面对并且具有三个侧壁表面的第一三角形棱柱体和第二三角形棱柱体；形成位线,使位线与第一三角形棱柱体的第一侧壁表面接触；以及在位线之上形成字线，使得字线与第ニ三角形棱柱体的第二侧壁表面相邻。
图I是现有的半导体器件的平面图。图2是根据本发明的一个实施例的半导体器件的平面图。图3A至3H图示了根据本发明实施例的半导体器件的制造方法。图4A至4D是说明柱体形成方法的平面图。图5A是柱体布置的平面图。图5B是柱体布置的立体图。
具体实施例方式下面将參照附图更详细地描述根据本发明的示例性实施例。然而，本发明可以以不同形式实施并且不应被解释为限于这里阐述的实施例。确切地说，提供这些实施例使得本公开是清楚和完整的，并且将向本领域技术人员全面地传达本发明的范围。在本说明书中，相同的附图标记在本发明各个附图和实施例中表示相同的部分。附图不一定依照比例绘制并且在ー些情形下，比例会被放大以便清楚地图示实施例的特征。当提及第ー层在第二层“上”或者在衬底“上”吋，不仅涉及第ー层直接形成在第二层或衬底上的情況，而且涉及在第一层与第二层或衬底之间存在第三层的情況。本发明的示例性实施例提供了在具有竖直栅极结构的单元中一个位线共享两个柱体的布置。此外，本发明的实施例提供了柱体被分割成两个部分的结构。因此，柱体的面积减小，并且形成位线和字线所经过的路径的面积增加。通过减小柱体的面积，减小了字线和位线的薄层电阻。在本发明的实施例中，尽管4F2的位线和字线分配被配置为I个位线_2个晶体管Tr，但是沿斜方向设置柱体的水平和竖直布置，以使得能够对字线寻址。特别地，可以在不改变4F2的形式的情况下执行字线的寻址。图2是根据本发明的一个实施例的半导体器件的平面图。參照图2，形成了具有三个侧壁表面的三角形棱柱体103和104。位线201被形成为与柱体103或104的第一侧壁表面接触。字线202被形成在位线201之上与柱体103或104的第二侧壁表面相邻，并且字线202在位线201之上与位线201交叉。字线202具有在柱体103或104的侧壁表面上的竖直结构。该结构被称为竖直字线或者竖直栅极。具体地，第一和第二三角形棱柱体103和104形成彼此面对的ー对并且每个都具有三个侧壁表面。半导体器件包括多个第一和第二柱体103和104。多个第一和第二柱体103和104被分别布置在列方向和行方向上。位线201的第一侧壁与第一柱体103接触，而位线201的第二侧壁与第二柱体104接触。字线202被形成在位线201之上与第一和第二柱体103和104的第二侧壁相邻。通过刻蚀衬底形成第一和第二柱体103和104，并且第一和第二柱体103和104包括硅。位线201包括金属。位线201可以包括氮化钛和钨，并且位线201可以具有氮化钛和钨的层叠结构。字线202包括 金属。字线202可以包括钨。在字线202与柱体之间形成栅电介质层(未示出)。由竖直字线202形成竖直沟道。当字线202和位线201以这种方式形成吋，字线202选择ー个柱体，即使第一和第ニ柱体103和104耦接到一个位线201。例如，尽管第一柱体Al和第二柱体A2与位线BI接触，但是字线W选择第二柱体A2。图3A至3H图示了根据本发明的实施例的半导体器件的制造方法。參照图3A，在诸如硅衬底的衬底21之上形成硬掩模层图案22。硬掩模层图案22通过如下エ艺形成。首先，在衬底21之上形成硬掩模层，然后使用光刻胶图案(未示出)作为刻蚀阻挡层对硬掩模层进行刻蚀。硬掩模层图案22可以包括线和间隔图案。硬掩模层图案22由氧化物或氮化物形成。此外，硬掩模层图案22可以通过层叠氧化物和氮化物来形成。在本发明的本实施例中，氮化物被用作硬掩模层图案22。更具体地，硬掩模层图案22包括氮化硅。使用硬掩模层图案22作为刻蚀阻挡层，将衬底21刻蚀到指定深度以形成多个沟槽24。通过形成多个沟槽24在衬底21之上形成多个初级线23。初级线23从衬底21的表面竖直延伸。在初级线23中将要形成晶体管的沟道区、源极区和漏极区。在沟槽刻蚀エ艺之后，在衬底21之上形成以线型沿着第一方向延伸的多个初级线23，并且硬掩模图案22保持在初级线23之上。当衬底包括硅衬底吋，初级线23为硅线。參照图3B，在包括初级线23和硬掩模层图案22的所得结构的整个表面上沉积第ー间隔件层25。第一间隔件层25包括氧化物或氮化物。在本发明的本实施例中，氮化物被用作第一间隔件层25。更具体地，第一间隔件层25可以包括氮化硅。參照图3C，执行初级间隔件刻蚀以在初级线23的侧壁上形成第一间隔件25A。初级间隔件刻蚀可以包括回蚀エ艺。例如仅在初级线23的侧壁上形成第一间隔件25A，并且通过初级间隔件刻蚀使初级线23与硬掩模层图案22的上表面之间的衬底表面26暴露出来。參照图3D，去除硬掩模层图案22以暴露出初级线23的上表面27。因此，第一间隔件25A的上部部分在初级线23的上表面27的上方延伸。參照图3E，在第一间隔件25A和初级线23的上表面27上形成第二间隔件层28。第二间隔件层28包括氧化物或氮化物。在本发明的本实施例中，氮化物被用作第二间隔件层28。更具体地，第二间隔件层28可以包括氮化硅。參照图3F，执行第二间隔件刻蚀以形成第二间隔件28A。第二间隔件刻蚀可以包括回蚀エ艺。第二间隔件28A覆盖第一间隔件25A的延伸的上部部分。第二间隔件28A暴露出初级线23的上表面。使用第二间隔件28A作为刻蚀阻挡层来刻蚀初级线23。因此，初级线23被分为多个次级线23A和23B。两个次级线23A和23B之间的距离小于初级线23之间的距离。两个次级线之间的该距离小于初级线23之间的距离，因为结构取决于第二间隔件28A的厚度。參照图3G，去除第一和第二间隔件25A和28A。因此，在衬底21之上形成了多个次级线23A和23B。多个次级线23A和23B以彼此相距指定距离而布置并且以线型沿第一方向延伸。參照图3H，形成绝缘层29以将次级线23A和23B之间的间隔进行间隙填充，并且随后将绝缘层29平坦化。这里，绝缘层29包括氧化物，并且平坦化可 以包括化学机械抛光(CMP)ェ艺。 形成用于刻蚀次级线23A和23B的第一掩模30。第一掩模30具有沿斜方向延伸的线型。图4A至4D是说明柱体形成方法的平面图。图4A是第一掩模的平面图。參照图4A，当从顶部观看时，第一掩模30被形成为具有沿着与初级线23A和23B成45°角倾斜的方向延伸的线形状。然而，方向不限于45°。在下文中，出于说明的目的，下面的描述基于平面图。參照图4B，使用第一掩模30作为刻蚀阻挡层对多个初级线23A和23B进行刻蚀。因此，形成了初步的柱体101和102。作为刻蚀的结果，初步的柱体101和102可以具有梯形形状。而且，使用第一掩模30作为刻蚀阻挡层对绝缘层29进行刻蚀。因此，在初歩的柱体101和102之间形成了绝缘层29A。接下来，去除第一掩模30。參照图4C，形成第二掩模31。第二掩模31具有沿着斜方向延伸并且覆盖一部分初歩柱体101和102的线形状。例如，当从顶部观看时，第二掩模31具有沿着与第一掩模30交叉的方向延伸的线形状。使用第二掩模31作为刻蚀阻挡层对初歩的柱体101和102进行刻蚀。因此，形成了柱体103和104。柱体103和104可以成为有源区。而且，使用第二掩模31作为刻蚀阻挡层对绝缘层29A进行刻蚀。因此，形成了绝缘层29B。參照图4D，去除第ニ掩模31。在去除第二掩模之后，柱体103和104形成ー对柱体，并且多对柱体103和104分别在列方向和行方向上形成。当从上方观看时，柱体103和104的上表面可以具有三角形形状。因此，两个具有三角形棱柱体形状的柱体103和104形成了彼此面对的ー对柱体。在下文中，形成一对柱体的柱体103和104被称为第一柱体103和第二柱体104。第一柱体103和第二柱体104具有带三个侧壁表面的三角形棱柱体形状。尽管将进行描述，三个侧壁表面中的第一侧壁表面与位线接触，第二侧壁表面与字线相邻。第三侧壁表面面对ー对柱体中的另ー个柱体。图5A是柱体布置的平面图。图5B是柱体布置的立体图。返回到图2，将描述用于制造位线和字线的方法。首先，形成多个位线201。位线201在第一方向上与柱体103和104的第一侧壁耦接并且以线类型延伸。位线201包括氮化钛和钨。例如，可以通过层叠氮化钛和钨来形成位线201。此外，可以形成硅化物用于位线201与第一和第二柱体103和104之间的欧姆接触。由于位线201接触第一和第二柱体103和104的第一侧壁，因此该结构被称为ー侧接触(one side contact)。在与位线201交叉的方向上在位线201上形成多个字线202。字线202在第二方向上与柱体的第二侧壁相邻并且以线型延伸。当字线202和位线201以这种方式形成时，第一和第二柱体103和104与位线201接触，并且字线202与第一和第二柱体103和104的第二侧壁相邻。因此，尽管多个第一和第二柱体103和104耦接到位线201，但是字线202选择任何ー个第一柱体103或第二柱体104。
根据以上描述，以4F2 (2DX 2D)形成单元布置。换言之，一个位线201在穿过第一和第二柱体103和104的同时与第一和第二柱体103和104接触。此时，尽管一个位线201选择被形成为三角形棱柱体形状的两个第一柱体103，但是沿ー个表面穿过的字线202仅选择ー个第一柱体103。在本发明的本实施例中，由字线202实现了 OSC方法。由于字线202沿柱体的上部部分穿过，因此可以容易地执行关于OSC的掩模エ艺和刻蚀エ艺。因此，使薄层电阻的减小最大化，并且可以在字线202的水平处执行OSC刻蚀ェ艺。此外，可以以同一临界尺寸(⑶)实现两种柱体布置，并且不会发生⑶损失。參照图I和2，在现有的半导体器件中，一个柱体被分配2DX2D的面积(4F2结构)。然而，在本发明的本实施例中，由于两个柱体被分配I. 414DX I. 414D的面积，因此可以获得相同的集成度。此外，当在初级线23的形成エ艺期间减小初级线23之间的距离时，可以充分地保证位线和字线的形成形状。根据本发明的实施例，由于使用彼此面对的三角形棱柱体，因此可以减小半导体器件的体积和面积。此外，减小了柱体占用的整体面积，并且増加了形成位线和字线所需的空间，并且可以减小薄层电阻。此外，尽管ー个柱体被分成两个柱体，但是各柱体具有三角形状而非圆形。因此，尽管位线在穿过柱体的同时与柱体接触，但是位线具有大的接触面积。尽管參照具体实施例描述了本发明，但对本领域技术人员明显的是，在不偏离如所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种半导体器件包括 三角形棱柱体，所述三角形棱柱体具有第一、第二和第三侧壁表面； 位线，所述位线与所述柱体的所述第一侧壁表面接触；以及 字线，所述字线在所述位线之上与所述柱体的所述第二侧壁表面相邻。
2.—种半导体器件包括 彼此面对的第一三角形棱柱体和第二三角形棱柱体，所述第一三角形棱柱体与所述第ニ三角形棱柱体之间插入有绝缘层，其中所述第一三角形棱柱体和所述第二三角形棱柱体具有第一、第二和第三侧壁表面； 位线，所述位线与所述第一三角形棱柱体的所述第一侧壁表面接触；以及字线，所述字线形成在所述位线之上并且与所述第二三角形棱柱体的所述第二侧壁表面相邻。
3.根据权利要求2所述的半导体器件，其中，所述位线和所述字线彼此垂直交叉。
4.根据权利要求2所述的半导体器件，其中，所述位线包括金属。
5.根据权利要求2所述的半导体器件，其中，多个第一和第二三角形棱柱体分别布置在列方向上和行方向上，在所述第一和第二三角形棱柱体之间设置有距离。
6.根据权利要求5所述的半导体器件，其中，所述位线在布置在列方向上的所述第一和第二三角形棱柱体之间形成，并且所述第一三角形棱柱体与所述位线的第一侧壁接触并且所述第二三角形棱柱体与所述位线的第二侧壁接触。
7.根据权利要求6所述的半导体器件，其中，所述字线与所述第一三角形棱柱体的第ニ侧壁表面相邻。
8.根据权利要求6所述的半导体器件，其中，所述第一三角形棱柱体的所述第三侧壁表面面对所述第二三角形棱柱体的所述第三侧壁表面。
9.一种半导体器件,包括 彼此面对的第一三角形棱柱体和第二三角形棱柱体，在所述第一三角形棱柱体与所述第二三角形棱柱体之间设置有绝缘层，其中所述第一三角形棱柱体和所述第二三角形棱柱体具有第一、第二和第三侧壁表面； 第一竖直字线，所述第一竖直字线与所述第一三角形棱柱体的所述第二侧壁表面相邻；以及 第二竖直字线，所述第二竖直字线与所述第一竖直字线平行延伸并且与所述第二三角形棱柱体的所述第二侧壁表面相邻。
10.根据权利要求9所述的半导体器件，还包括 第一位线，所述第一位线形成在所述第一竖直字线和所述第二竖直字线之下并且与所述第一三角形棱柱体的所述第一侧壁表面接触；以及 第二位线，所述第二位线形成在所述第一竖直字线和所述第二竖直字线之下，与所述第一位线平行延伸，并且与所述第二三角形棱柱体的所述第一侧壁表面接触， 其中，所述第一位线和所述第二位线与所述第一竖直字线和所述第二竖直字线垂直交叉。
11.一种半导体器件的制造方法，包括以下步骤 通过刻蚀衬底形成初级线；通过分割和刻蚀所述初级线形成多个次级线； 通过刻蚀所述多个次级线形成彼此面对并具有三个侧壁表面的第一三角形棱柱体和第二三角形棱柱体； 形成位线，以使位线与所述第一三角形棱柱体的第一侧壁表面接触；以及 在所述位线之上形成字线，使得所述字线与所述第二三角形棱柱体的第二侧壁表面相邻。
12.根据权利要求11所述的方法，其中，形成所述第一三角形棱柱体和所述第二三角形棱柱体的步骤包括以下步骤 在所述次级线之上形成线型的第一掩模； 通过使用所述第一掩模作为刻蚀阻挡层刻蚀所述多个次级线来形成一对初步的柱体； 形成与所述第一掩模交叉的线型的第二掩模；以及 使用所述第二掩模作为刻蚀阻挡层来刻蚀所述一对初步的柱体。
13.根据权利要求12所述的方法，其中，所述第一掩模和所述第二掩模彼此垂直交叉。
14.根据权利要求12所述的方法，其中，所述第一掩模沿着与所述多个次级线成45°倾斜的方向形成，并且所述第二掩模沿着与所述多个次级线成-45°倾斜的方向形成。
15.根据权利要求11所述的方法，在形成所述次级线之后还包括以下步骤 形成绝缘层以将所述次级线之间的沟槽进行间隙填充；以及 使所述绝缘层平坦化。
16.根据权利要求11所述的方法，其中，通过刻蚀所述衬底形成所述初级线的步骤包括以下步骤 在所述衬底之上形成硬掩模层； 使用光刻胶图案刻蚀所述硬掩模层； 刻蚀所述衬底以形成多个沟槽以及所述多个沟槽之间的所述初级线。
17.根据权利要求16所述的方法，其中，形成所述多个次级线的步骤包括以下步骤 在所述衬底、所述硬掩模图案和所述初级线的侧壁之上形成第一间隔件层； 刻蚀形成在所述衬底的表面和所述硬掩模图案的上表面上的所述第一间隔件； 去除所述硬掩模图案； 在所述初级线的上表面之上形成第二间隔件层，并且第二间隔件层形成在所述初级线的侧壁上并且在所述初级线的上表面之上延伸； 刻蚀所述第二间隔件以使所述初级线的上表面的一部分暴露； 使用所述第二间隔件作为刻蚀掩模对所述初级线进行刻蚀；以及 去除所述第一间隔件和所述第二间隔件。
18.根据权利要求11所述的方法，还包括 形成多个位线； 在所述多个位线之上形成多个字线； 所述第一三角形棱柱体和所述第二三角形棱柱体的第一侧壁与位线接触； 所述第一三角形棱柱体和所述第二三角形棱柱体的第二侧壁与字线相邻。
全文摘要
本发明公开了一种具有三角形棱柱体的半导体器件及其制造方法，所述半导体器件包括三角形棱柱体，所述三角形棱柱体具有第一、第二和第三侧壁表面；位线，所述位线与柱体的第一侧壁表面接触；以及字线，所述字线在位线之上与柱体的第二侧壁表面相邻。
文档编号H01L21/8242GK102651368SQ201210020840
公开日2012年8月29日 申请日期2012年1月30日 优先权日2011年2月28日
发明者朴恩实, 李起正, 殷庸硕, 金旻秀, 金泰润 申请人:海力士半导体有限公司