三维多芯片叠层模块及其制造方法
【专利摘要】本发明公开了一种三维多芯片叠层模块及其制造方法，该三维叠层多芯片模块包括具有W个IC芯片的叠层，每一芯片具有一图案化导电层，包括一具有导电体的电接点区，在一些范例中更包括衬底上的元件电路；叠层芯片中的导电体相互对齐，多个电连接器沿叠层内部延伸，以接触导电体中的连接垫，产生一三维叠层多芯片模块；电连接器可穿过电接点区中内的垂直通孔；连接垫可以阶梯状排列；此叠层多芯片模块可用N个刻蚀掩模制成，其中2N-1小于W，且2N大于或等于W；此些刻蚀掩模交错地覆盖与暴露2n-1个连接垫，其中n＝1，2...N。
【专利说明】三维多芯片叠层模块及其制造方法
【技术领域】
[0001]本发明是关于一种三维叠层多芯片(圆)模块，特别是关于一种使用TSV技术制作的三维叠层多芯片(圆)模块及其制造方法。
【背景技术】
[0002]一种三维集成电路(three-dimensional integrated circuit, 3D IC)的制造方法是将多个半导电体芯片垂直地叠层并键合，以产生单一的3D 1C。从外部连接垫至3D IC内的导电体的电性连接，以及3D IC内不同导电层之间的电性连接可以多种方法达成。例如，在一种打线键合的方法中，将相邻芯片的边缘可以阶梯状错开。如此能够以外部的焊线将芯片的焊垫和衬底上的焊垫连接。
[0003]另一种在叠层芯片间电性连接的方法称为娃通孔(through-silicon via, TSV),已经引起了重大的关注。通过TSV内接的叠层芯片较传统的外部打线键合技术有几个优点。TSV叠层芯片比起以外部打线键合技术连接的叠层芯片，能够表现出更宽的带宽，进而具有更多的I/o。且TSV提供较短的连接路径，进而提高处理速度和降低功耗。
[0004]可采用具有分离或切块对位芯片的晶圆级叠层(wafer scale stacking)完成TSV0晶圆级叠层提供低成本与高生产量，但因为叠层中单一芯片的故障会导致整个叠层的故障，而有低产率问题。此外，晶圆磨薄的处理是制造过程中的一大挑战，可能导致产品的损坏或毁坏。亦可采用芯片级叠层(die scale stacking)完成TSV。采用芯片级叠层的优点是比较容易处理，但成本也相对较高。
[0005]传统TSV技术的另一个缺点是，一般的TSV工艺需要对每个芯片或晶圆进行11个步骤:TSV光刻胶层沉积、TSV刻蚀、二氧化硅层沉积，势垒层/种晶层沉积、图案化光刻胶、Cu/W层沉积、光刻胶层移除、Cu/W层的化学机械抛光，芯片黏着的支撑/操作(support/handling die bonding),芯片磨薄，以及键合。除了进行此些步骤需要的时间及花费,个别芯片所需的处理与工艺亦导致产量的降低。
【发明内容】
[0006]有鉴于此，本发明提供了一种三维叠层多芯片模块的范例，包括具有W个集成电路芯片的一叠层。此叠层的每一芯片包括一图案化导电层。图案化导电层位于一衬底上且包括一电接点区，电接点区包括多个导电体。此些导电体中至少包括一连接垫。叠层包括一第一芯片与一第二芯片，第一芯片位于叠层的一端，第二芯片位于叠层的另一端，第一芯片的衬底面向第二芯片的图案化导电层。每一芯片的连接垫，与叠层中其他芯片的连接垫对齐。多个电连接器由叠层的一表面向叠层内延伸，并与连接垫电性连接，以制造一具有W芯片层的三维叠层多芯片模块。其他范例可包括下列提及的一个或多个特征。电连接器直接接触该多个连接垫。至少一部分的芯片包括一元件电路，此元件电路与电接点区间隔设置。一材料层，位于第一芯片的图案化导电层之上。电连接器通过电接点区中的一垂直通孔。每一个电连接器电性连接于一芯片层的一连接垫。与电连接器电性连接的连接垫以阶梯方式排列。
[0007]—种三维叠层多晶圆模块的范例包括多个集成电路晶圆的一叠层，其中每一集成电路晶圆包括多格芯片区。每一集成电路晶圆中至少一些芯片区，与叠层中其他晶圆的芯片区对齐。每一芯片区包括如上段所述的一种三维叠层多芯片模块。
[0008]一种用以制造三维叠层多芯片模块的第一方法的范例可如下列实施。提供具有W个集成电路芯片的一叠层。此叠层的每一芯片包括一图案化导电层。图案化导电层位于一衬底上且包括一电接点区，电接点区包括多个导电体，导电体中包括多个连接垫。安装一操作芯片至芯片中一被选择的芯片的图案化导电层之上。移除被选择芯片的一暴露层，以产生一增强操作芯片。使用增强操作芯片，重复上述安装与移除步骤，并使每一芯片的连接垫与其他芯片的连接垫对齐，直至W个芯片皆安装完成，以产生一个三维叠层芯片。形成多个电连接器于三维叠层芯片的一表面，此些电连接器与每一芯片中互相对齐的连接垫接触，以产生一具有W芯片层的三维叠层多芯片模块。
[0009]第一方法的范例更可包括下列一个或多个特征。形成多个电连接器的步骤中，至少一些芯片包括一元件电路，元件电路与电接点区间隔设置。安装操作芯片的步骤更包括沉积一介电、黏性增强层在操作芯片与芯片之间。芯片选择具有一衬底的一芯片，衬底具有一第一侧与一第二侧，第一侧位于图案化导电层区，第二侧位于第一侧的对向，暴露层自衬底第二侧的一部份被移除。三维叠层多芯片模块中，至少一部分的操作芯片被移除，以产生一暴露表面。于该模块的表面制造多个接触开口，接触开口位于每一芯片层导电体的连接垫之上；选择N个刻蚀掩模，其中N选自于使f小于W且2n大于或等于W的数字；使用N个刻蚀掩模刻蚀该些W芯片层的接触开口，N个刻蚀掩模以η编号，其中η = 1，2...N，使用N个刻蚀掩模刻蚀的步骤包括以编号为η的掩模刻蚀211-1的芯片层中有效的一半接触开口 ；导电体可形成在接触开口中，以与每一芯片层的连接垫电性连接。在移除操作芯片之后，以一介电材料覆盖该模块的该表面，在制造该多个接触开口的步骤中更包括移除至少一部分的介电材料。使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露211-1个连接垫，其中η=1，2...N。
[0010]一种制造多个三维叠层多芯片模块的第二方法如下所述。提供W个集成电路晶圆。每一晶圆包括多格芯片区。每一芯片区包括一集成电路芯片，芯片包括一图案化导电层，图案化导电层包括一电接点区。电接点区包括多个连接垫。安装一操作晶圆至晶圆叠层中一被选择的晶圆的图案化导电层之上。移除被选择晶圆的一暴露层，以产生一增强操作晶圆。使用增强操作晶圆，重复上述安装与移除步骤，并使每一晶圆的连接垫与其他晶圆的连接垫对齐，直至W个晶圆皆安装完成，以产生多格三维叠层芯片。形成多个电连接器于三维叠层晶圆的一表面，电连接器与每一芯片中互相对齐的连接垫接触，以产生多个具有W芯片层的三维叠层多芯片模块。以物理方法分离多个三维叠层多芯片模块为单独的三维叠层多芯片模块。
[0011]第二方法的范例也可以如下所述的形成电连接器的步骤实行。于该三维叠层晶圆模块的表面制造多个接触开口，接触开口位于三维叠层多芯片模块的每一芯片层导电体的连接垫之上。选择N个刻蚀掩模，其中N选自于使小于W且2ν次方大于或等于W的数字。使用N个刻蚀掩模刻蚀W芯片层的接触开口，N个刻蚀掩模以η编号，其中η = 1，2...N,使用N个刻蚀掩模刻蚀的步骤包括以编号为η之掩模刻蚀2的η-1次方的芯片层中有效的一半接触开口。导电体可形成在接触开口中，以与每一芯片层的连接垫电性连接。第二方法的范例亦可使用N个刻蚀掩模交错地先覆盖211-1个连接垫，再暴露211-1个连接垫，其中 η = I, 2...N。
【专利附图】
【附图说明】
[0012]图1是一 IC芯片12的剖面简单放大图。
[0013]图2绘示于图1芯片12的图案化导电层22的上表面沉积一硬掩模层30后的结构。
[0014]图3绘示图2芯片12的衬底28的底端36被移除后，制成一在剩余的衬底41中具一下键合面40的增强操作芯片38。
[0015]图4绘示图3的增强操作芯片38设置在另一芯片42的上方。
[0016]图5绘示图4中每一芯片12的衬底底端都被移除后，产生的叠层芯片46的结构。
[0017]图6绘示重复图4及图5的步骤后，产生的一第一三维叠层芯片。
[0018]图7绘示图6的第一三维叠层芯片48的，移除至少一部分的操作芯片34后，产生的具有一暴露表面52的一第二三维叠层芯片50。
[0019]图8绘不沉积一介电层54在图7的暴露表面52后,产生的一第三三维叠层芯片56。
[0020]图9-图18绘示建立如图18中叠层芯片模块61的电连接器60的连续步骤。
[0021]图9绘示在图8的介电层5`4上产生一初始光刻胶掩模57后，刻蚀介电层54直至硬掩模层30产生的结构。
[0022]图10绘示的一第一光刻胶掩模66，形成在图9结构中除了导电体位置1、3、5、7之外的开口 58。
[0023]图11绘不移除图10的第一光刻胶掩模66后,形成一第二光刻胶掩模72的结构。
[0024]图12绘示以一第三光刻胶掩模刻蚀4层，产生一延伸至每一层的通孔。
[0025]图13绘示刻蚀衬底41上通孔77暴露的部份，产生凹部88。
[0026]图14绘示以例如是氧化物材料等介电材料94修饰过的线型通孔。
[0027]图15绘示一第四光刻胶掩模覆盖除了接地线位置之外的部份。
[0028]图16绘示在接地通孔的衬底上进行等向性刻蚀的结果。
[0029]图17绘示在凹部沉积绝缘材料的结果。
[0030]图18绘示以金属或其他适合的导电材料填入图17的通孔以及扩大接地通孔，以形成接地线64与电连接器60.0-60.7的结果。
[0031]图19-图21绘示三种芯片的简化平面图。其中每个芯片具有一个以上的电接点区，以及一个以上的有源元件电路。
[0032]图22绘示一具有栅线划分芯片区的IC晶圆的上视图。
[0033]图23绘示图22的芯片的一侧视剖面图。
[0034]图24Α至图24Β绘示四种具有90 %良品芯片与10 %坏品芯片的不同晶圆。
[0035]图25绘示叠层图24Α至图24Β中四种晶圆的结果。
[0036]【主要元件符号说明】
[0037]GC:接地线位置62:接触垫
【权利要求】
1.一种三维叠层多芯片模块，包括: 具有W个集成电路芯片的一叠层，该叠层的每一芯片包括一图案化导电层，该图案化导电层位于一衬底上且包括一电接点区，该电接点区包括多个导电体，该多个导电体中至少包括一连接垫； 该叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该图案化导电层； 每一芯片的该多个连接垫与该叠层中其他芯片的该多个连接垫对齐；以及多个电连接器，该多个电连接器由该叠层的一表面向该叠层内延伸并与该多个连接垫电性连接，以制造一具有W芯片层的三维叠层多芯片模块，该多个电连接器包括多段同种的导电材料。
2.根据权利要求1所述的模块，其中该多个电连接器直接接触该多个连接垫。
3.根据权利要求1所述的模块，其中至少一部分的该多个芯片包括一元件电路，该元件电路与该多个电接点区间隔设置。
4.根据权利要求3所述的模块,其中至少一芯片的该兀件电路位于该芯片的一第一部份，该电接点区位于该芯片的该第一部份与一第二部份。
5.根据权利要求3所述的模块,其中该兀件电路位于该芯片的该第一部份与一第二部份，且该电接点区位于该第一部份与该第二部份之间的一第三部份。
6.根据权利要求1所述的模块，更包括一材料层，位于该第一芯片的图案化导电层之上。
7.根据权利要求1所述的模块，其中该多个电连接器通过该多个电接点区中的一垂直通孔。
8.根据权利要求1所述的模块，其中每一个电连接器电性连接于一芯片层的一连接垫。
9.根据权利要求1所述的模块，其中与该多个电连接器电性连接的该多个连接垫以阶梯方式排列。
10.一种三维叠层多晶圆模块，包括: 多个集成电路晶圆的一叠层； 每一集成电路晶圆包括多格芯片区； 每一集成电路晶圆中至少一些芯片区，与该叠层中其他晶圆的该些芯片区对齐；以及 每一格芯片区包括如权利要求1所述的一种三维叠层多芯片模块。
11.一种三维叠层多芯片模块，包括: 具有W个集成电路芯片的一叠层，该叠层的每一芯片包括一图案化导电层，该图案化导电层位于一衬底上且包括一电接点区，该电接点区包括多个导电体，该多个导电体中至少包括一连接垫； 至少一部分的该多个芯片包括一元件电路，该元件电路与该多个电接点区间隔设置；该叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该图案化导电层； 一材料层，位于该第一芯片的图案化导电层之上； 每一芯片的该多个连接垫，与该叠层中其他芯片的该多个连接垫对齐；以及多个电连接器，该多个电连接器通过一垂直通孔，并由该叠层的一表面向该叠层内延伸并与被选择的连接垫电性连接，该多个被选择的连接垫呈阶梯状排列，以制造一具有W芯片层的三维叠层多芯片模块。
12.—种三维叠层多晶圆模块，包括: 多个集成电路晶圆的一叠层； 每一集成电路晶圆包括多格芯片区； 每一集成电路晶圆中至少一些芯片区，与该叠层中其他晶圆的该多个芯片区对齐；以及 每一格芯片区包括如权利要求11所述的一种三维叠层多芯片模块。
13.—种制造三维叠层多芯片模块的方法，包括: 提供W个集成电路芯片，每一芯片包括一图案化导电层，该图案化导电层包括一电接点区，该电接点区包括多个连接垫； 安装一操作芯片至该多个芯片中一被选择的芯片的该图案化导电层之上； 移除该被选择芯片的一暴露层，以产生一增强操作芯片； 使用该增强操作芯片，重复上述安装与移除步骤，并使每一芯片的该多个连接垫与其他芯片的该多个连接垫对齐，直至该些W个芯片皆安装完成，以产生一个三维叠层芯片；以及 形成多个电连接器于该三维叠层芯片的一表面，该多个电连接器与每一芯片中互相对齐的该多个连接垫接触，以产生一具有W芯片层的三维叠层多芯片模块。
14.根据权利要求13所述的方法，其中形成多个电连接器的步骤中，至少一些芯片包括一元件电路，该元件电路与该多个电接点区间隔设置。
15.根据权利要求13所述的方法，其中安装操作芯片的步骤更包括沉积一介电及黏性增强层在该操作芯片与该芯片之间。
16.根据权利要求13所述的方法，其中提供芯片的步骤更包括选择具有一衬底的一芯片，该衬底具有一第一侧与一第二侧，该第一侧位于该图案化导电层区，该第二侧位于该第一侧的对向。
17.根据权利要求16所述的方法，其中移除步骤更包括移除该衬底该第二侧的一部份。
18.根据权利要求13所述的方法，更包括移除三维叠层多芯片模块中，至少一部分的操作芯片，以产生一暴露表面。
19.根据权利要求13所述的方法，其中多个电连接器形成的步骤包括: 于该模块的一表面制造多个接触开口，该多个接触开口位于每一芯片层导电体的连接垫之上； 选择N个刻蚀掩模，其中N选自于使2H次方小于W且2n大于或等于W的数字； 使用该些N个刻蚀掩模刻蚀该些W芯片层的接触开口，该些N个刻蚀掩模以n编号，其中n= 1，2...N，使用该些N个刻蚀掩模刻蚀的步骤包括以编号为η的掩模刻蚀2 n-1的芯片层中有效的一半该多个接触开口 ；以及 该多个导电体可形成在该多个接触开口中，以与每一芯片层的该多个连接垫电性连接。
20.根据权利要求19所述的方法，更包括在移除操作芯片之后，以一介电材料覆盖该模块的该表面；以及 在制造该多个接触开口的步骤中更包括移除至少一部分的该介电材料。
21.根据权利要求19所述的方法，其中使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露21"1个连接垫，其中η = 1,2...N0
22.一种制造多个三维叠层多芯片模块的方法，包括: 提供W个集成电路晶圆，每一晶圆包括多格芯片区，每一芯片区包括一集成电路芯片，该芯片包括一图案化导电层，该图案化导电层包括一电接点区，该电接点区包括多个连接垫； 安装一操作晶圆至该些晶圆中一被选择的晶圆的该图案化导电层之上； 移除该被选择晶圆的一暴露层，以产生一增强操作晶圆； 使用该增强操作晶圆，重复上述安装与移除步骤，并使每一晶圆的该多个连接垫与其他芯片的该多个连接垫对齐，直至该些W个晶圆皆安装完成，以产生多格三维叠层芯片；以及 形成多个电连接器于该三维叠层晶圆的一表面，该多个电连接器与每一芯片中互相对齐的该多个连接垫接触，以产生多个具有W芯片层的三维叠层多芯片模块； 以物理方法分离该多格三维叠层多芯片模块为单独的三维叠层多芯片模块。
23.根据权利要求22所述的方法，其中多个电连接器形成的步骤包括: 于该三维叠层晶圆模块的该表面制造多个接触开口，该多个接触开口位于该多个三维叠层多芯片模块的每一芯片层导电体的连接垫之上； 选择N个刻蚀掩模，其中N选自于使2Η小于W且2ν大于或等于W的数字； 使用该些N个刻蚀掩模刻蚀该些W芯片层之接触开口，该些N个刻蚀掩模以η编号，其中η = 1，2...N，使用该些N个刻蚀掩模刻蚀的步骤包括以编号为η的掩模刻蚀2n-1的芯片层中有效的一半该多个接触开口 ；以及 该多个导电体可形成在该多个接触开口中，以与每一芯片层的该多个连接垫电性连接。
24.根据权利要求23所述的方法，其中使用该些N个刻蚀掩模的步骤更包括交错地覆盖与暴露21"1个连接垫，其中η = 1,2...N0
25.—种三维叠层多芯片模块,包括: 一芯片叠层，该叠层中的每一芯片包括一电接点区，形成于一衬底上，该电接点区包括多个连接垫； 该芯片叠层包括一第一芯片与一第二芯片，该第一芯片位于该叠层的一端，该第二芯片位于该叠层的另一端，该第一芯片的该衬底面向该第二芯片的该多个连接垫； 每一芯片的该多个连接垫与该叠层中的其他芯片对齐；以及 一导电材料，该导电材料透过通孔连接该第一芯片中至少一连接垫于该第二芯片上对应的连接垫。
【文档编号】H01L21/768GK103456716SQ201210169820
【公开日】2013年12月18日 申请日期:2012年5月29日 优先权日:2012年5月29日
【发明者】陈士弘 申请人:旺宏电子股份有限公司