存储器装置的侧壁间隔物的制造方法及半导体装置的制作方法

专利名称：存储器装置的侧壁间隔物的制造方法及半导体装置的制作方法
技术领域：
本发明涉及一种存储器装置的制造方法，特别涉及一种存储器装置的侧壁间隔物的制造方法。
背景技术：
半导体产业中存在用于提高集成电路装置(例如:微处理器及存储器装置等)运行速度的永恒推动力。由于消费者对于电脑及电子装置运算速度的需求越来越大，进而加速了上述推动力。此运算速度的需求导致集成电路装置(例如、晶体管及字线等)的各种特征的尺寸逐渐缩小。例如，在其他情况均相同的情况下，晶体管的沟道长度越小，晶体管就能运行的越快。因此利用缩小存储器装置的尺寸或比例，进而提高存储器装置的总速度和负载能力，因而存在提升这种存储器装置的电子装置总速度和负载能力的永恒推动力。各种半导体存储器装置广泛地用于很多消费产品中。这种存储器装置的实施范例包含动态随机存取存储器(DRAM)和闪存装置(flash memory device)。图1显示包含一半导体基板19的DRAM存储器装置10的布线的范例示意图。一般而言，存储器装置10包含存储器阵列11和多个外围电路12。举例而言，在图1中，显示多个示意性的外围电路12。具体而言，范例中的外围电路12包含读写电路12A、感测放大电路12B和电源管理电路12C。图1所示的外围电路并没有详尽地列出在存储器装置10上的所有外围电路12。换言之，夕卜围电路12可包含在存储器装置10上的任何电路而不包含在存储器阵列11中的电路。存储器阵列11包含以行列形式布置的多个存储器单元。每一个存储器单元用于存储逻辑高(即"I")或逻辑低(即"O")的形式的数字信息。为了将位元写(即，存储)入存储器单元，具有识别存储器单元的行("行地址")和列("列地址")部分的二进位地址被提供，以供用于在存储器装置10的电路编址而启动存储器装置，接着该位元则被供应至该存储器单元。相同地，为了从存储器单元读出(即，取回(retrieve))位元，该存储器单元被启动去使用该存储器单元的编址，然后从该存储器单元输出该位元。图2为图1的线段1-1存储器装置10的剖视图。其显示晶体管15和多个字线111的存储器阵列11，该晶体管15为外围电路12A的一部分。一般而言，存储器阵列11比外围电路12A更加密集。换言之，在存储器阵列11内相邻字线111间的距离通常比外围电路12A的相邻晶体管15间的距离更紧密。例如、存储器阵列11的相邻特征(即、字线111)的间距112可为大约50至90纳米，而在外围电路12A的相邻特征(即、晶体管15)之间距可为大约240至600纳米。如图2所不，晶体管15包含栅极绝缘层151、栅极电极152、金属层153和包含氮化硅的覆盖层154。晶体管15还包含多个源极/漏极区域13和侧壁间隔件14。存储器阵列11内的字线111也包含相似的结构。字线111的特征尺寸可为50至90纳米。一般而言，存储器阵列11中的字线111间距W可为字线111特征尺寸的大约50至90纳米。因此，阵列11中相邻字线111间的间距112可近似等于字线111的特征尺寸W。侧壁间隔件113邻近于图2所示的字线111形成。最后，绝缘区域114形成于本领域所熟知的基板19。
一般而言，外围电路12A上的侧壁间隔件14和形成在存储器阵列11中的侧壁间隔件113同时由同一层材料形成。因此，在外围电路12A中形成的侧壁间隔件14的厚度Dl与在存储器阵列11中形成的侧壁间隔件113的厚度D2近似相同。由于存储器阵列11中的字线111的密集性质，以及侧壁间隔件113的厚度D2受侧壁间隔件113的尺寸所限制，因此侧壁间隔件113被限制形成于在相邻字线111间非常小的间距112中。因为各种原因，人们希望外围电路12A的侧壁间隔件14比存储器阵列11中的侧壁间隔件113要厚，例如，在外围电路12A中形成晶体管15的源极/漏极区域13的步骤通常包含:开始轻掺杂漏极离子(LDD)植入；形成侧壁间隔件14，接着是源极/漏极植入步骤。然而，因为侧壁间隔件14及侧壁间隔件113形成于同一步骤，因此厚度Dl与厚度D2是相同的。因此，假设侧壁间隔件113可独立形成时，侧壁间隔件14的厚度Dl被存储器阵列11中的字线111间的间距112所限制，则外围电路12A上的源极/漏极区域13可能不会被精确地定位或不会形成与侧壁间隔件14 一样深。即使侧壁间隔件14与侧壁间隔件113可独立形成，形成侧壁间隔件113与侧壁间隔件14的步骤可个别由额外的光罩步骤所形成，而因此增加制造成本。因此，需要一种可解决或至少减轻上述问题的制造方法。

发明内容
为了解决上述先前技术的问题，本发明的目的在于提供一种存储器装置的侧壁间隔物的制造方法。该制造方法包含下列步骤:提供一基板，包含一外围电路区及一存储器阵列区，其中至少一电子元件层定义于该外围电路区及该存储器阵列区，且该电子元件层包含至少一晶体管及至少一字线/位线；形成一第一介电层于该外围电路区及该存储器阵列区；形成一第二介电层于该第一介电层上；蚀刻该第二介电层以暴露该第一介电层；形成一第三介电层于该外围电路区及该存储器阵列区；涂布一遮罩层于该外围电路区；蚀刻于该存储器阵列区的该第三介电层以暴露该第二介电层及该第一介电层；蚀刻于该存储器阵列区的全部第二介电层；移除于该外围电路区的该遮罩层；蚀刻于该电子元件层上的该第一介电层及该第三介电层以暴露该晶体管及该字线/位线；其中一第二间隔物邻近该晶体管形成，一第一间隔物邻近该字线/位线形成，且该第一间隔物含有一第一厚度；移除于该外围电路区的该第二介电层及该第三介电层以定义该第一介电层的一L型剖面，该第一介电层于该外围电路区含有一第二厚度，其中该第二厚度大于该第一厚度。本发明的有益效果在于，本发明可以降低存储器装置的侧壁间隔物的制造成本。上文已相当广泛地概述本发明的技术特征及优点，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征及优点将描述于下文。本发明所属技术领域的技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域的技术人员亦应了解，这类等同建构无法脱离权利要求所界定的本发明的精神和范围。


通过参照前述说明及下列附图，本发明的技术特征及优点得以获得完全了解。图1显示一存储器装置的平面示意图；图2显示图1的存储器装置沿切线1-1的部分剖面图3至图10显示根据本发明的一存储器装置而形成侧壁间隔物的步骤流程示意图。其中，附图标记说明如下:
10存储器装置
11存储器阵列
111字线
112间距
113侧壁间隔件114绝缘区域
12外围电路 12A读写电路 12B感测放大电路 12C电源管理电路
13源极/漏极区域
14侧壁间隔件
15晶体管
151栅极绝缘层
152栅极电极
153金属层
154覆盖层 19基板
21晶体管
22外围电路区
23基板
24字线/位线
25存储器阵列区26第一介电层 261 突出部
27第二介电层
28侧壁间隔物
281间隔
282第二间隔物
29第三介电层 31 遮罩层 51侧壁间隔物
具体实施例方式虽然容易对本发明进行各种修改并使其具有可替换的形式，但是在附图中以举例的方式释出本发明的特定实施例，并且在本文中详细地描述了这些特定实施例。然而应了解，本文对特定实施例的描述不应视为限制本发明所揭示的内容。相反地基于本发明的所有修改及替换应当落入由权利要求所定义的本发明实质范围内。以下描述本发明的实施例。为了能清楚明确地描述特定技术特征，本说明书并没有描述实际实施的所有技术特征(但已包含必要技术特征)。在任何这种实际实施的开发产品过程中，必须针对很多实施设定制定特定的设计，以实践开发者的特定目标，例如遵循系统相关限制和商业相关限制，因此将依据不同的实施方式而改变设计。此外，这种开发过程可能是复杂的、费时的，但对于受益于本发明的本领域技术人员而言，此开发过程仍将是常规工作。现在参照附图描述本发明。尽管在附图中半导体装置的各个区域和结构已被非常精确、清楚地描绘出相关结构和轮廓，但本领域的技术人员将会体认到，在实际产品中，这些区域和结构并不必然如同附图中所示的区域和结构那样精确。此外，相较于所制造装置上的那些特征或区域的尺寸，附图中所示的各个特征和掺杂区域的相对尺寸可能会扩大或缩小。但是为了描述和解释本发明的实施例，附图也可用来解释本发明的实施例。本文所用的用语和术语应该被理解和解释为相关领域的技术人员对这些用语和术语理解一致的含义。此外，在本文中的用语或术语的一致性不应当意味着用语或术语的特殊定义。此外，与本领域技术人员所理解的含意不同的定义中，用语与术语即具有特殊涵义(如，与技术人员所理解的含意不同时)，在本说明书中将以定义的方式，清楚地阐述这种特殊定义，从而直接且不含糊地提供对该用语或术语的特殊定义。图3至图10例示本发明的一种存储器装置的侧壁间隔物的制造方法。所属领域的技术人员阅读完本说明书后，可理解本发明具有宽广的应用并可应用于制造各种存储器装置，例如动态随机存取存储器(DRAMs)、闪存、可编程只读存储器(PROMs)、一次性可编程(OTP)装置等。此外，本说明书描述的存储器装置可应用于多种产品，例如电脑、电视及其他的电子装置。因此，所述的实施例不应视为是对本发明的限制。图3显示一存储器装置的结构。在制造的过程中，晶体管21的栅极堆叠结构(图未示)已经形成于基板23的一外围电路区22上，而基板23的存储器阵列区25中也已形成字线/位线24。换言之，基板23包含外围电路区22及存储器阵列区25，且一电子元件层包含至少一晶体管21及字线/位线24，该晶体管21及字线/位线24分别定义于外围电路区22及存储器阵列区25。换言之，电子元件层形成于基板23上。此外，于此工艺的同时，一离子植入工艺已经执行以在基板23上形成轻微掺杂漏极(LDD)区，以供形成晶体管21，上述工艺步骤可由已知的各种制造技术进行制造此存储器装置。如图4所示，形成一第一介电层26，其横跨基板23的外围电路区22以及存储器阵列区25。换言之，第一介电层26形成于基板23并位于外围电路区22及存储器阵列区25的电子元件层上。第一介电层26的材质可包含各种不同的材料，这些材料可通过各种已知的方式形成。例如，第一介电层26可选自氮化硅、氮氧化硅、或相对于硅或二氧化硅可选择性地蚀刻的材料。第一介电层26的厚度可以改变。如图4所示的实施例中，第一介电层26具有约10至30纳米的厚度，在其他实施例(图未示)中，其厚度可约为15至27纳米。第一介电层26可经由许多已知的沉积方式形成，例如化学气相沉积工艺、等离子体增强化学气相沉积工艺及原子层沉积工艺。如图5所不，一第二介电层27沉积或形成于第一介电层26上,第二介电层27横跨于基板23的外围电路区22与存储器阵列区25上。第二介电层27的材质可包含各种不同的材料，这些材料可通过各种已知的方式来形成。例如，第二介电层27可选自二氧化硅、氮氧化硅氮化硅、氮氧化硅、或相对于氮化硅可选择性地蚀刻的氧化硅。第二介电层27的厚度可以改变。具体而言，第二介电层27的厚度可设定为第二介电层27平整地沉积于外围电路区22，但完全地填补位于存储器阵列区25的字线/位线24之间的间隔，如图5所示。第二介电层27可具有约10至30纳米的厚度，在其他实施例(图未示)中，其厚度可约为17至25纳米。第二介电层27可经由许多已知的沉积方式形成，例如化学气相沉积工艺、等离子体增强化学气相沉积工艺及原子层沉积工艺。一般而言，第二介电层27应包含相对于第一介电层26材质的可选择性蚀刻的材质。例如，假设第一介电层26由氮化硅所构成时，第二介电层27可由二氧化硅所构成，反之亦然。当然，更多不同的材料组合亦是可行的。如图6所示，此结构经由进一步的蚀刻工艺而暴露，例如各向异性蚀刻(anisotropic etching)工艺可实施于第二介电层27,以供定义邻近晶体管21的侧壁间隔物28。位于外围电路区22的侧壁间隔物28含有一端细尖剖面(图未示)以及一厚度D3。换言之，于第二介电层27蚀刻后，位于外围电路区22及存储器阵列区25的电子元件层上的第一介电层26被暴露出来。此外，由于全部厚度微桥效应如图6所示，位于存储器阵列区25的字线/位线24的间隔内第二介电层27被部分蚀刻除去。如图6所示的实施例中，间隔物28的厚度D3可约为晶体管21的间隔281的25%。在一具体实施例中，侧壁间隔物28的厚度D3可约为15至27纳米。用于形成所欲厚度D3的侧壁间隔物28的蚀刻工艺参数及所应用的蚀刻剂皆为本领域技术人员所周知，是故在此不再讨论以避免混淆本发明。此外，在蚀刻工艺后，位于晶体管21及字线/位线24上的第一介电层26则暴露出来。如图7所示，第三介电层29沉积于外围电路区22及存储器阵列区25的第一介电层26及第二介电层27上。换言之，第三介电层29形成或沉积于电子元件层上并且邻近于第二介电层27。第三介电层29的材质可包含各种不同的材料，这些材料可通过各种已知方式来形成。例如，第三介电层29可选自氮化硅、氮氧化硅、或相对于硅或二氧化硅可选择性地蚀刻的材料。第三介电层29的厚度可以改变。如图7所示的实施例中，第三介电层29具有约10至30纳米的厚度，在其他实施例(图未示)中，其厚度可约为12至19纳米。第三介电层29可经由许多已知的沉积方式形成，例如化学气相沉积工艺、等离子体增强化学气相沉积工艺及原子层沉积工艺。一般而言，第三介电层29包含相对于第二介电层27材质的可选择性蚀刻的材质。例如，假设第三介电层29由氮化娃所构成时,第二介电层27可由二氧化硅所构成，反之亦然。当然，更多不同的材料组合亦是可行的。如图8所示，此结构经由进一步的蚀刻工艺而暴露出部分结构，例如各向异性蚀刻(anisotropic etching)工艺可实施于第三介电层29,以供定义邻近于晶体管21的侧壁间隔物51。此位于外围电路区22的侧壁间隔物51含有一端细尖剖面(图未示)以及一厚度D4。换言之，于第三介电层29蚀刻后，位于外围电路区22及存储器阵列区25的电子元件层上的第一介电层26被暴露出来。在具体实施例中，侧壁间隔物51的厚度D4可约为15至27纳米。用于形成所欲厚度D4的侧壁间隔物51的蚀刻工艺参数及所应用的蚀刻剂皆为本领域技术人员所周知，是故在此不再讨论以避免混淆本发明。此外，在蚀刻工艺后，第一介电层26于晶体管21及字线/位线24上被暴露出来。在具体实施例中，针对于第三介电层29的各向异性间隔物蚀刻工艺可暴露出位于存储器阵列区25的字线/位线24之间的第二介电层27，而如图8所示。如图9所示，光阻遮罩层31形成于外围电路区22之上，同时让存储器阵列区25被暴露以供进一步处理。换言之，遮罩层31只涂布于外围电路区22。具体而言,遮罩层31形成于第三介电层29上。遮罩层31可为深紫外线(DUV)光阻，其厚度介于4000人至8000A之间。参照图9，针对位于存储器阵列区25的第二介电层27进行蚀刻工艺，例如各向同性蚀刻工艺可蚀刻而暴露在存储器阵列区25的字线/位线24之间的第一介电层26。用于蚀刻第二介电层27并暴露第一介电层26至适当程度的蚀刻工艺参数及所应用的蚀刻剂皆为本领域技术人员所周知，是故在此不再讨论以避免混淆本发明。换言之，存储器阵列区25经由蚀刻工艺(如各向同性蚀刻工艺)蚀刻在存储器阵列区25的全部第二介电层27而被暴露，而如图9所示。接着，如图10所示，光阻遮罩31经由许多众知的技术(如灰化ashing)而从外围电路区22移除。并利用一蚀刻工艺(如各向异性蚀刻工艺)处理位于外围电路区22及存储器阵列区25的第三介电层29及第一介电层26。该蚀刻工艺蚀刻去除位于电子元件层上的第三介电层29及第一介电层26以暴露晶体管21及字线/位线24，并定义邻近晶体管21的至少一第二间隔物282于电子元件层。第二间隔物282包含第一介电层26、第二介电层27及第三介电层29。第一介电层26邻近形成于电子元件层。第二介电层27则邻进形成于第一介电层26。第三介电层邻近形成于第二介电层27,其中第二介电层27夹置于第一介电层26及第三介电层29之间。第一介电层26包含一突出部261。第二介电层27及第三介电层29形成于突出部261上。如图10所示，蚀刻工艺去除无法受到第二间隔物282保护的部分第一介电层26及第三介电层29。换言之，经由蚀刻工艺后，晶体管21及字线/位线24会暴露出来，同时第二间隔物282则邻近晶体管21形成。再者，此第二间隔物282可具有遮罩功能以避免外围电路区22的第一介电层26的突出部261被蚀刻。在此实施例中，第一介电层26可由氮化硅所构成，而第二间隔物282则包含由二氧化硅所构成的第二介电层27及由氮化硅所构成的第三介电层29。蚀刻工艺可应用于选择性去除氮化硅而保留二氧化硅的材质。而第二间隔物282包含一部分第一介电层26及第二介电层27与第三介电层29。在此实施例中，第二间隔物282的厚度D4约为35至75纳米之间。在蚀刻工艺期间，位于晶体管21的氮化盖(nitride cap(图未示))上表面的部分的第一介电层26及第三介电层29将被蚀刻而去除。因为存储器阵列区25经由蚀刻工艺而暴露，且包含第一介电层26的第一间隔物则邻近字线24形成，以致于字线24的氮化盖层(图未示)的厚度有些微地减少，而如同厚度D5第一间隔物的高度一般。再者，位于外围电路区22的第二间隔物282包含一端尖细剖面及厚度D4。如图10所示的实施例中，第二间隔物282的厚度D4约为晶体管21间隔281的30%。在具体实施例中，第二间隔物282的厚度D4较佳为21至37纳米。用以蚀刻第三介电层29及第一介电层26，并暴露第二介电层27、电子元件层的晶体管21及字线24至适当程度的蚀刻工艺参数及所应用的蚀刻剂皆为通常知识者所周知，是故在此不再讨论以避免混淆本发明。而后,一光阻遮罩(图未不)利用众知的光刻技术形成于存储器阵列区25上。接着利用离子植入工艺形成源极/漏极区(图未示)以形成外围电路区22的晶体管21。值得注意的是，在此工艺期间，源极/漏极植入的位置系经由外围电路区22的第二间隔物282的厚度D4所决定。具体而言，第三介电层29保护第二介电层27以避免源极/漏极植入的光阻去除工艺所针对氧化物的蚀刻影响。第二介电层27若被移除会造成源极/漏极植入而穿透第二间隔物的厚度，因此本发明的工艺步骤可通过维持第二介电层27进而协助减少装置的可变性(variability)并显著地改善短沟道效应(short channel effect) 此外，由于第二间隔物282中，氧化物的第二介电层27夹置于第一介电层26及第三介电层29之间，是故可协助减少寄生电容元件。本发明是关于一种存储器装置的侧壁间隔物的制造方法。在此实施例中，该制造方法包含形成侧壁间隔物于一存储器装置，其包含一存储器阵列区及至少一外围电路区，以邻近于存储器阵列区的字线结构的方式形成第一间隔物；此第一间隔物含有一第一厚度并以邻近于外围电路区的晶体管结`构的方式形成一第二间隔物；而第二间隔物含有大于第一厚度的第二厚度，其中第一间隔物及第二间隔物包含间隔物材料的单层材质。在另一实施例中，制造方法包含形成间隔物层分别于存储器装置的存储器阵列区的字线上，及位于存储器装置的外围电路区的晶体管结构上；形成一遮罩层于间隔物层的外围电路的晶体管结构上；以及以各向异性蚀刻工艺处理位于字线上的间隔物层，以定义字线的第一间隔物，第一间隔物由间隔物材质所构成并且具有第一厚度。此方法进一步包含实施一各向异性蚀刻工艺于介电层，以定义邻近晶体管的遮罩间隔物，并利用此蚀刻工艺，并将遮罩间隔物作为遮罩，进而蚀刻定义出邻近晶体管的一第二间隔物，此第二间隔物含有第二厚度，第二厚度大于第一间隔物的第一厚度。在其他实施例中，此装置包含一存储器阵列区，其含有多个字线结构，每一该些字线结构含有邻近字线结构所形成的第一间隔物，第一间隔物具有第一厚度。此外，此装置另包含一外围电路区，其含有至少一晶体管，晶体管含有邻近晶体管所形成第二间隔物，第二间隔物具有大于第一厚度的第二厚度，且第一间隔物及第二间隔物可由间隔物材质的单层物质所构成。本发明的技术内容及技术特点已揭示如上，然而本发明所属技术领域中的技术人员应了解，在不背离权利要求所界定的本发明精神和范围内，本发明的教示及揭示可作种种的替换及修饰。例如，上文揭示的许多工艺可以不同的方法实施或以其它工艺予以取代，或者采用上述二种方式的组合。此外，本发明的权利范围并不局限于上文揭示的特定实施例的工艺、机台、制造、物质的成分、装置、方法或步骤。本发明所属技术领域中的技术应了解，基于本发明教示及揭示工艺、机台、制造、物质的成分、装置、方法或步骤，无论现在已存在或日后开发者，其与本案实施例揭示者以实质相同的方式执行实质相同的功能，而达到实质相同的结果，亦可使用于本发明。因此，权利要求用以涵盖用以此类工艺、机台、制造、物质的成分、装置、方法或步骤。
权利要求
1.一种存储器装置的侧壁间隔物的制造方法，包含下列步骤: 提供一基板，包含一外围电路区及一存储器阵列区，其中至少一电子元件层定义于该外围电路区及该存储器阵列区，且该电子元件层包含至少一晶体管及至少一字线； 形成一第一介电层于该外围电路区及该存储器阵列区； 形成一第二介电层于该第一介电层上； 蚀刻该第二介电层以暴露该第一介电层； 形成一第三介电层于该外围电路区及该存储器阵列区； 涂布一遮罩层于该外围电路区； 蚀刻于该存储器阵列区的该第三介电层以暴露该第二介电层及该第一介电层； 蚀刻于该存储器阵列区的全部第二介电层； 移除于该外围电路区的该遮罩层； 蚀刻于该电子元件层上的该第一介电层及该第三介电层以暴露该晶体管及该字线，其中一第二间隔物邻近该晶体管形成，一第一间隔物邻近该字线形成，且该第一间隔物含有一第一厚度； 移除于该外围电路区的该第二介电层及该第三介电层以定义该第一介电层的一L型剖面，该第一介电层于该外围电路区含有一第二厚度，其中该第二厚度大于该第一厚度。
2.如权利要求1所述的制造方法，其中该至少一电子元件层形成于该基板上。
3.如权利要求1所述的制造方法，其中该第一介电层形成于该基板及该电子元件层上。
4.如权利要求1所述的制造方法，其中该第二介电层蚀刻步骤暴露于该电子元件层上的位于该外围电路区及该存储器阵列区的该第一介电层。
5.如权利要求1所述的制造方法，其中该第三介电层形成于该电子元件层上并邻近该第二介电层。
6.如权利要求1所述的制造方法，其中该遮罩层形成于该第三介电层上。
7.一种半导体装置，包含具有一存储器阵列区的一存储器装置，该存储器阵列区包含多个位线及至少一第一间隔物邻近该位线，该半导体装置包含: 一基板； 一电子元件层，设置于该基板上；以及 至少一第二间隔物，邻近该电子元件层，且该至少一第二间隔物包含: 一第一介电层，邻近该电子元件层设置； 一第二介电层，邻近该第一介电层设置；以及 一第三介电层,邻近该第二介电层设置,其中该第二介电层夹置于该第一介电层与该第三介电层之间，该第一介电层包含一突出部，且该第二介电层及该第三介电层设置于该关出部上。
8.如权利要求7所述的半导体装置，其中该电子元件层包含多个晶体管，且该第二间隔物设置于所述多个晶体管之间，而该第二间隔物的厚度约为所述多个晶体管的间隔的30%。
9.如权利要求8所述的半导体装置，其中该第二间隔物的厚度介于21至37纳米之间。
全文摘要
本发明公开了一种存储器装置的侧壁间隔物的制造方法及半导体装置。该侧壁间隔物形成于具有一存储器阵列区及至少一外围电路区的一存储器装置，该方法包含形成邻近于存储器阵列区的字线的一第一间隔物及形成邻近于外围电路区的晶体管的一第二间隔物。第一间隔物具有第一宽度，而第二间隔物具有第二宽度，其中第二宽度大于第一宽度。本发明可以降低存储器装置的侧壁间隔物的制造成本。
文档编号H01L21/8232GK103178009SQ20121017931
公开日2013年6月26日 申请日期2012年6月4日 优先权日2011年12月22日
发明者杜尔加·潘德, 杰戴普·古哈, 罗伯特·科尔 申请人:南亚科技股份有限公司