专利名称：金属氧化物半导体输出电路及其形成方法
技术领域：
本发明的实施例涉及电子系统，并且更特别地，涉及用于电子系统的金属氧化物半导体(MOS)输出电路。
背景技术：
某些电子系统可能遭受瞬态信号事件，或者具有快速变化的电压和高功率的持续时间相对短的电信号。瞬态信号事件可以包括例如由从物体或人到电子系统的电荷的突然释放引起的静电释放(ESD)事件。由于在IC的相对小面积之上的过电压状态和/或高水平的功率耗散，瞬态信号事件可能破坏电子系统内部的部分集成电路(1C)，例如，输出驱动电路。高功率耗散可能增加IC温度，并且可能导致众多的可靠性问题，例如，栅极氧化物贯穿、结损坏、金属损伤和/ 或表面电荷积累。此外，瞬态信号事件可能包括闩锁效应(換言之，非有意地形成低阻抗路径)，由此扰乱IC的运行并且可能导致对IC的永久性破坏。因而，有必要给IC (包括与IC的引脚或焊盘连接的输出驱动器)提供安全地释放高功率的瞬态信号事件的能力，而不影响IC的功能和/或可靠性。
发明内容
本发明提供了金属氧化物半导体(MOS)输出电路及其形成方法。在一种实施例中，提供了ー种集成电路。该集成电路包括布置于基板的表面之上的第一焊盘以及基板的第一类型的第一 MOS晶体管。第一 MOS晶体管包括栅极、源极和漏极，漏极与第一焊盘电连接，而源极与第一电源电压电连接。该集成电路还包括基板的与第一类型相反的第二类型的第ニ MOS晶体管。第二 MOS晶体管包括栅极、源极、漏极和主体，栅极被配置成接收控制信号，而漏极与第一 MOS晶体管的栅极电连接。该集成电路还包括基板的第一类型的第三MOS晶体管。第三MOS晶体管包括栅极、漏极、源极和主体，栅极被配置成接收偏置信号，漏极与第ニ电源电压电连接，源极与第二 MOS晶体管的源极电连接，而主体与第一參考电压电连接。第二 MOS晶体管的主体与第三MOS晶体管的源极电连接，以便当在第一焊盘上接收到瞬态信号事件时防止电流通过第二MOS晶体管的主体从第二MOS晶体管的漏极流到第二电源电压。在另ー种实施例中，提供了一种用于提供保护以免受瞬态信号事件影响的方法。该方法包括在基板的表面之上形成第一焊盘以及在基板上形成第一 MOS晶体管。第一 MOS晶体管是第一类型的，并且包括栅极、源极和漏极，漏极与第一焊盘电连接，并且源极与第一电源电压电连接。该方法还包括在基板上形成第二 MOS晶体管，第二 MOS晶体管是与第ー类型相反的第二类型的。第二 MOS晶体管包括栅极、源极、漏极和主体，栅极被配置成接收控制信号，并且漏极与第一 MOS晶体管的栅极电连接。该方法还包括在基板上形成第三MOS晶体管，第三MOS晶体管是第一类型的。第三MOS晶体管包括栅极、漏极、源极和主体，栅极被配置成接收偏置信号，漏极与第二电源电压电连接，源极与第二 MOS晶体管的源极电连接，并且主体与第一參考电压电连接。第二 MOS晶体管的主体与第三MOS晶体管的源极电连接，以便当在第一焊盘上接收到瞬态信号事件时防止电流通过第二 MOS晶体管的主体从第二 MOS晶体管的漏极流到第二电源电压。
图IA是电子系统的ー个示例的示意框图。图IB是电子系统的另一个示例的示意框图。图IC是电子系统的又一个示例的示意框图。图2是集成电路中包括焊盘和n型金属氧化物半导体(NMOS)晶体管的部分的示例的带注释的电路图。图3A是根据一种实施例的NMOS保护电路的示意框图。 图3B是图3A的NMOS保护电路的一部分的一种实现方式的截面。图4是根据另ー种实施例的NMOS保护电路的示意框图。图5是根据又一种实施例的NMOS保护电路的示意框图。图6是根据一种实施例的p型金属氧化物半导体(PMOS)保护电路的示意框图。图7A是NMOS晶体管的漏极-源极电流对漏极_源极电压的ー个示例的图表。图7B是漏极-源极电流、漏极-源极电压和栅极电压对时间的ー个不例的图表。图7C是漏扱-源极电流、漏扱-源极电压和栅极电压对时间的另ー个示例的图表。
具体实施例方式下面关于某些实施例的详细描述给出了关于本发明的特定实施例的多种描述。但是，本发明能够以由权利要求所定义和涵盖的众多的不同方式来实施。在本说明书中，參照了附图，在附图中相同的附图标记指示相同的或功能类似的元件。电子系统通常被配置成保护其中的电路或组件免受瞬态信号事件的影响。而且，为了帮助确保电子系统是可靠的，制造商能够在所定义的应力条件下测试电子系统，该应力条件能够由各种组织所设定的标准来描述，所述组织例如电子器件工程联合会(JEDEC)、国际电エ技术委员会(IEC)及汽车工程委员会(AEC)。这些标准能够覆盖多种瞬态信号事件，包括ESD事件。电子电路的可靠性能够使用自保护的或者不需要単独的结构来提供瞬态信号保护的器件来提供。例如，场效应晶体管(例如，NMOS或PMOS晶体管)能够被配置成在IC的正常操作期间在电路内起作用并且在瞬态信号事件期间单独地或结合其他组件来提供瞬态信号保护。通过将自保护的器件包含于IC内，电子系统能够以低制造成本和相对小的电路面积来满足可靠性和性能要求。电子系统的各种示例的概述图IA是能够包括根据各种实施例的ー个或多个保护电路的电子系统11的ー个示例的示意框图。所示出的电子系统11包括集成电路(IC) I，该集成电路I包括第一和第二引脚或焊盘4、5，以及第一和第二输出驱动电路8、9。第一输出驱动电路8与第一焊盘4电连接，并且包括NMOS晶体管20、第一电容器21和第一控制电路22。在某些实现方式中，NMOS晶体管能够是高电压MOS (HV-MOS)器件，包括例如漏极扩展MOS晶体管，例如，双扩散MOS (DMOS)晶体管。NMOS晶体管20包括与可以是例如地或负电源电压的第一电源电压V1电连接的源扱。NMOS晶体管20还包括与第ー控制电路22和第一电容器21的第一端电连接的栅极，以及与第一电容器21的第二端和第一焊盘4电连接的漏扱。第一电容器21能够代表例如在NMOS晶体管20的漏极的金属互连和/或扩散区与NMOS晶体管20的栅极的金属和/或多晶硅结构之间的寄生电容。但是，在某些实现方式中，第一晶体管21能够由其他结构形成。第二输出驱动电路9与第二焊盘5电连接，并且包括PMOS晶体管24、第二电容器25和第二控制电路26。PMOS晶体管24包括与可以是例如正电源电压的第二电源电压V2电连接的源极。PMOS晶体管24还包括与第二控制电路26和第二电容器25的第一端电连接的栅极，以及与第二电容器25的第二端和第二焊盘5电连接的漏扱。第二电容器25能够代表例如在PMOS晶体管24的漏极的金属互连和/或扩散区与PMOS晶体管24的栅极的金属和/或多晶硅结构之间的寄生电容。但是，在某些实现方式中，第二电容器25能够由其他结构形成。
第一和第二输出驱动电路8、9能够被用来分别使用第一和第二焊盘4、5传送来自IC I的信号。例如，控制电路22、26能够被用来分别控制NMOS和PMOS晶体管20、24的状态，由此控制第一和第二焊盘4、5的电位。另外，第一和第二控制电路22、26还能够被用来在通电状态(例如，第一和/或第二电源电压'、V2的初始化)下控制NMOS和PMOS晶体管
20、24的状态。IC I的第一和第二引脚4、5可能遭受瞬态信号事件(例如，ESD事件)，在没有针对瞬态信号事件进行保护时所述瞬态信号事件能够导致IC损坏并且包括闩锁效应。例如，第一和/或第二焊盘4、5可能接收瞬态信号事件14。NMOS和PMOS晶体管20、24能够在瞬态信号事件期间给第一和第二输出驱动电路8、9提供保护，这将在下文描述。因而，NMOS和PMOS晶体管20、24不仅能够在正常操作期间提供信号发送功能，NMOS和PMOS晶体管20、24还能够在瞬态信号事件期间作为自保护的器件来操作。相对于采用分离的保护器件的方案，在IC I上包含自保护的NMOS和PMOS晶体管20、24能够帮助提供具有相对小的面积的输出驱动器和/或其他电路。在瞬态信号事件期间，第一和第二电容器21、25能够提供位移或耦合电流，所述位移或耦合电流可以帮助使用NMOS和PMOS晶体管20、24来提供瞬态信号事件保护。例如，第一电容器21能够响应于第一焊盘4上的电压的突然变化(例如，与瞬态信号事件关联的电压变化)而与NMOS晶体管20的栅极耦合。例如，在瞬态信号事件期间，第一电容器21能够将近似等于C21*dV4/dt的电流I从NMOS晶体管20的漏极注入其栅极，其中C21是第一电容器21的电容，dV4/dt是在第一焊盘4处的电压变化率。响应于按一定的速率和持续时间来改变第一焊盘4的电压的瞬态信号事件，第一电容器21能够通过将有效栅扱-源极电容充电至足以使NMOS晶体管20的栅扱-源极电压超过NMOS晶体管20的阈值电压的水平来増加NMOS晶体管20的栅极的电压。因而，对于充分的电压变化率和持续时间的瞬态信号事件，第一电容器21能够被用来将NMOS晶体管20的栅极电压耦合至足以使NMOS晶体管20转变为低阻抗导通态的水平。当NMOS晶体管20导通吋，NMOS晶体管20能够通过低阻抗沟道来传导漏极-源极电流，以便降低第一焊盘4的电压大小以及针对瞬态信号事件14创建在NMOS晶体管20的漏极与源极之间的低阻抗放电路径。类似地，第二电容器25能够提供可以帮助使用PMOS晶体管24来提供瞬态信号事件保护的位移电流。图IA的保护电路示出了其中第一和第二输出驱动电路8、9分别与第一和第二焊盘4、5电连接的配置。在这种配置中，IC I能够用于各种的电子系统和应用中，包括例如包含控制器区域网络(CAN)接ロ的电子系统。但是，本领域技术人员应当认识到，IC I能够适合用于其他系统中。例如，当IC I用于被配置成通过局域互连网络(LIN)接ロ来操作的系统中时，第一和第二输出驱动 电路8、9能够被修改成与同一焊盘电连接。图IB是电子系统12的另ー个示例的示意框图。所示出的电子系统12包括IC 2，该IC 2包括第一和第二引脚或焊盘4、5，第一和第二输出驱动电路8、9，以及第一和第二内部电路15、16。图IB的电子系统12类似于图IA的电子系统11，不同之处在于图IB的IC2还包括分别与第一和第二焊盘4、5电连接的第一和第二内部电路15、16。如图IB所示，NMOS晶体管20能够给IC 2的第一输出驱动电路8和第一内部电路15两者都提供保护。同样地，PMOS晶体管24能够给IC 2的第二输出驱动电路9和第二内部电路16两者都提供保护。因而，在某些实现方式中，NMOS和PMOS晶体管20、24不仅能够用来提供自保护，而且同样能够用来给其他电路和/或结构提供保护。图IC是电子系统13的又一个示例的示意框图。所示出的电子系统13包括IC 3，该IC 3包括焊盘6,第一和第二输出驱动电路28和29,以及第一和第二辅助保护电路30、31。第一输出驱动电路28与焊盘6电连接，并且包括NMOS晶体管20、第一电容器21、第一控制电路22和第一阻塞ニ极管32。NMOS晶体管20包括与第一电源电压V1电连接的源扱，与第一控制电路22和第一电容器21的第一端电连接的栅极，以及与第一电容器21的第二端和第一阻塞ニ极管32的阴极电连接的漏扱。第一阻塞ニ极管32还包括与焊盘6电连接的阳极。第一输出驱动电路28类似于图1A-1B的第一输出驱动电路8，不同之处在于第一输出驱动电路28还包括插入焊盘6与NMOS晶体管20的漏极之间的第一阻塞ニ极管32。第一阻塞ニ极管32能够帮助其中引脚6具有在正常操作期间能够低于參考电压V1的电压电平的系统防止通过NMOS晶体管20的主体的传导。在第一输出驱动电路28内包含第一阻塞ニ极管32能够帮助防止否则会降低焊盘6的电压的瞬态信号事件耦合至NMOS晶体管20的栅极之上，并且在使用MOS晶体管和辅助保护电路两者来实现用于以大的正/负电压电平操作的引脚的保护方案时会是有用的，这将在下面详细地描述。第二输出驱动电路29与焊盘6电连接，并且包括PMOS晶体管24、第二电容器25、第二控制电路26和第二阻塞ニ极管33。PMOS晶体管24包括与第二电源电压V2电连接的源扱，与第二控制电路26和第二电容器25的第一端电连接的栅极，以及与第二电容器25的第二端和第二阻塞ニ极管33的阳极电连接的漏扱。第二阻塞ニ极管33还包括与焊盘6电连接的阴极。第二输出驱动电路29类似于图1A-1B的第二输出驱动电路9，不同之处在于第二输出驱动电路29还包括插入焊盘6与PMOS晶体管24的漏极之间的第二阻塞ニ极管33。第二阻塞ニ极管33能够帮助其中引脚6具有在正常操作期间能够高于參考电压V2的电压电平的系统防止通过PMOS晶体管24的主体的传导。在第二输出驱动电路29内包含第二阻塞ニ极管33能够帮助防止否则会提高焊盘6的电压的瞬态信号事件耦合至PMOS晶体管24的栅极之上，并且在使用MOS晶体管和辅助保护电路两者来实现用于以大的正/负电压电平操作的引脚的保护方案时会是有用的，这将在下面详细地描述。第一辅助保护电路30包括第三阻塞ニ极管34和第四阻塞ニ极管35。第三阻塞ニ极管34包括与焊盘6电连接的阴极以及与第四阻塞ニ极管35的阳极电连接的阳极。第四阻塞ニ极管35还包括与第一电源电压V1电连接的阴极。第一辅助保护电路30能够提供针对以下两种事件的保护使焊盘6的电压升高至高于第三阻塞ニ极管34的预定阻断电压的正瞬态信号事件，以及使焊盘6的电压降低至低于第四阻塞ニ极管35的预定阻断电压的负瞬态信号事件。例如，当瞬态信号事件提高了焊盘6的电压时，第一辅助保护电路30能够达到其中第四阻塞ニ极管35变为正向偏置以及第三阻塞ニ极管34达到击穿条件(例如，取决于例如工作电压电平的雪崩击穿和/或齐纳型击穿)的击穿条件。类似地，当瞬态信号事件降低了焊盘6的电压时，第一辅助保护电路30能够达到其中第三阻塞ニ极管34变为正向偏置以及第四阻塞ニ极管35达到击穿条件的击穿条件。第二辅助保护电路31包括第五阻塞ニ极管36和第六阻塞ニ极管37。第五阻塞ニ极管36包括与焊盘6电连接的阴极以及与第六阻塞ニ极管37的阳极电连接的阳极。第六 阻塞ニ极管37还包括与第二电源电压V2电连接的阴极。第二辅助保护电路31能够以与以上參照第一辅助保护电路30所描述的方式类似的方式来提供针对瞬态信号事件的双向保护。第一和第二输出驱动电路28、29以及第一和第二辅助保护电路30、31能够用于其中使用NMOS和PMOS晶体管20、24以及第一和第二辅助保护电路30、31两者来提供瞬态信号事件保护的配置中。例如，如同前面所指出的，NMOS和PMOS晶体管20、24能够各自为双扩散MOS (DMOS)和/或高电压MOS (HV-MOS)晶体管，这两种晶体管在其被定制尺寸以单独提供瞬态信号事件保护时可能会占用IC 3相对大量的面积。因而，在某些实现方式中，MOS器件能够结合其他被定制尺寸和/或以其他方式被优化以达到目标保护性能特性的辅助保护器件来使用，由此使电路面积相对于使用独立地维持应力的结构的方案最小化。图IC不出了这样的配置,其中第一和第二输出驱动电路28、29与同一焊盘6电连接，并且因而所示出的IC 3能够适用于各种应用，包括例如其中焊盘6与局域互连网络(LIN)接ロ电连接的配置。但是，第一和第二输出驱动电路28、29能够与不同的焊盘电连接，例如当IC 3被用于使用控制器区域网络(CAN)接ロ的电子系统中吋。例如，第一输出驱动电路28和第一辅助保护电路30能够与第一焊盘电连接，以及第二输出驱动电路29和第二辅助保护电路31能够与第二焊盘电连接。图2是集成电路40的一部分的示例的带注释的电路图。集成电路40包括焊盘41、第一 NMOS晶体管42、第二 NMOS晶体管44、第一 PMOS晶体管45、第三NMOS晶体管46和第二 PMOS晶体管47。电路40已经作了注释以示出在焊盘41上所接收到的瞬态信号事件，以及能够位于电路内的各种寄生器件，例如，第一电容器43、第二电容器48和p-n结ニ极管49。第一 NMOS晶体管42包括与焊盘41电连接的漏极，与第一电源电压V1电连接的源扱，以及与第二 NMOS晶体管44的漏极和第一 PMOS晶体管45的漏极电连接的栅极。第ニ NMOS晶体管44还包括与第一电源电压V1电连接的源极以及与第一 PMOS晶体管45的栅极、第三NMOS晶体管46的栅极和第二 PMOS晶体管47的漏极电连接于标示为CONTROL B的节点的栅极。第一 PMOS晶体管45还包括与第二电源电压V2电连接的源极。第三NMOS晶体管46还包括与第一电源电压V1电连接的源极以及与第二 PMOS晶体管47的栅极电连接并被配置成接收控制信号CONTROL的栅极。第二 PMOS晶体管47还包括与第二电源电压V2电连接的源极。第一电容器43、第二电容器48和p-n结ニ极管49能够代表所示电路的寄生器件。例如，第一电容器43包括与第一 NMOS晶体管42的漏极电连接的第一端以及与第一 NMOS晶体管42的栅极电连接的第 二端，并且能够代表在第一 NMOS晶体管42的漏极的金属互连和/或扩散区与第一 NMOS晶体管42的栅极的金属和/或多晶硅结构之间的寄生电容。另夕卜，第二电容器48包括与第一电源电压V1电连接的第一端以及与第二电源电压V2电连接的第二端，并且能够代表在第一与第二电源电压'、V2之间的寄生电容(例如，由电源互连引起的寄生电容)和/或在与第一和第二电源电压'、V2电连接的基板的各部分和/或阱之间的寄生电容。P-n结ニ极管49能够代表由第一 PMOS晶体管45的主体和漏极之间形成的结所引起的寄生ニ极管形成。当瞬态信号事件14在焊盘41上接收到并且导致焊盘41的电压升高吋，电压变化能够导致第一电容器43向上耦合第一 NMOS晶体管42的栅极电压。对于具有足够的电压变化率和持续时间的瞬态信号事件，第一 NMOS晶体管41的栅极能够升高至第一 NMOS晶体管42变为导通并且传导源扱-漏极电流的电平，所述源扱-漏极电流旁路与瞬态信号事件14关联的电荷并降低焊盘41的电压。因而，第一 NMOS晶体管42能够被用来将焊盘41的电压维持于安全的操作范围之内，并且避免在第一 NMOS晶体管42的漏极和源极之间累积能够导致破坏性击穿的相对大的电压。但是，电路40可以包括能够导致第一 NMOS晶体管42的栅极在瞬态信号事件期间拉低(pull down)的寄生放电路径。例如，当第一 NMOS晶体管42的栅极电压在瞬态信号事件期间上升时，第一 PMOS晶体管45的漏极的电压能够上升至高于第一 PMOS晶体管45的主体的电压，由此使P-n结ニ极管49正向偏置。当p-n结ニ极管49变为正向偏置时，电流
I1能够流过P-n结ニ极管49并且流到第二电源电压V2上，由此给第二电容器48充电。电流I1能够使第一 NMOS晶体管42的栅极放电，这能够降低第一 NMOS晶体管42的栅极电压和沟道电导和/或导致NMOS晶体管42在瞬态信号事件期间变为禁用(非导通)，并从而没有提供到V1的低阻抗放电路径。除了通过第一 PMOS晶体管45的寄生p_n结ニ极管的路径之外，电流40还能够包括另外的寄生放电路径。例如，当瞬态信号事件14在焊盘41上接收到时，第二电源V2的电压能够出于多种原因而向上耦合，包括电容耦合和/或通过放电路径，例如与上述I1关联的放电路径。第二电源电压V2的增加能够导致用来偏置第二 NMOS晶体管44的电压的增加。例如，当控制信号CONTROL处于低状态时，C0NTR0L_B节点的电压电平能够近似等于第二电源电压V2的电平。因而，第二电源电压V2的增加能够导致第二 NMOS晶体管44的沟道电导的増加，这能够増加通过第二 NMOS晶体管44从第一 NMOS晶体管42的栅极流到第一电源电压V1的电流12。另外，即使在控制信号CONTROL最初被偏置于高状态的配置中，第二电源电压V2增加超过正常条件能够激活集成电路(在图2中没有示出)的控制回路，其可以将控制信号CONTROL的状态设置为启动条件，这可以是与第二 NMOS晶体管44的激活相关的状态。因而，在某些实现方式中，瞬态信号事件能够耦合至第二电源电压V2并且提高该电源电压，由此导致第二 NMOS晶体管44激活以及第一 NMOS晶体管42的栅极放电。
在与IC的焊盘电连接的NMOS晶体管的栅极上的寄生放电路径能够导致NMOS晶体管在瞬态信号事件期间无法激活或者在瞬态信号事件期间的某个时刻停用。由于NMOS晶体管未能导通并形成用于提供保护的沟道，这能够引起对NMOS晶体管和/或与焊盘电连接的其他电路和组件的破坏，因而需要改进的MOS输出电路。而且，需要在保持由前级驱动电路提供的栅极控制的同时具有改进的可靠性的输出MOS电路架构。MOS晶体管保护电路的概述本发明提供了 MOS保护电路及其形成方法。在某些实现方式中，保护电路包括与焊盘电连接的MOS晶体管以及配置成控制MOS晶体管的栅极的控制电路。控制电路包括配置成防止MOS晶体管的栅极在瞬态信号事件期间由于寄生泄漏路径而放电的ー个或多个晶体管。去除寄生泄漏路径允许在瞬态信号事件期间耦合至MOS晶体管的栅极之上的电荷在事件的持续时间内保留于MOS晶体管的栅极上，由此帮助将MOS晶体管的栅极的电位维持于足以启用晶体管并提供瞬态信号保护的电平。图3A是根据一种实施例的NMOS保护电路60的示意框图。NMOS保护电路60包 括焊盘61、第一 NMOS晶体管62、第二 NMOS晶体管64、PM0S晶体管65、第三NMOS晶体管66和偏置电路67。焊盘61能够是任意适合的焊盘，包括例如图1A-1B的第一焊盘4和/或图IC的焊盘6。第一 NMOS晶体管62包括与焊盘61电连接的漏极，与第一电源电压V1电连接的源极，以及与第二 NMOS晶体管64的漏极和PMOS晶体管65的漏极电连接于标示为N1的节点处的栅扱。第二 NMOS晶体管64还包括与第一电源电压V1电连接的源极以及与节点N2电连接的栅极。PMOS晶体管65还包括与节点N2电连接的栅极以及与第三NMOS晶体管66的源极电连接的源极和主体。第三NMOS晶体管66还包括与偏置电路67的输出电连接于节点N3的栅极，与第二电源电压V2电连接的漏扱，以及与參考电压Vx电连接的主体。參考电压Vx可以是低于V2的任意适合的电压，包括例如第一电源电压K。第一和第二电源电压V1. V2能够是任意适合的节点。例如，第一电源电压V1能够是配置成当在焊盘61上接收到瞬态信号事件时旁路与瞬态信号事件关联的电荷的低阻抗地或电源节点。第二电源电压V2能够是例如低阻抗电源节点。但是，在某些实现方式中，第二电源电压V2不需要是低阻抗的，因为第二电源电压V2不需要被配置成旁路与瞬态信号寒件关联的电荷。节点N1能够用来控制第一 NMOS晶体管62的栅极，由此控制焊盘61的电位。为了帮助控制节点N1的电位，节点N1能够与ー个或多个晶体管或者配置成作为第一 NMOS晶体管62的控制电路来操作的其他器件电连接。例如，如图3A所示，第二 NMOS晶体管64和PMOS晶体管65已经被配置成逻辑上反转在节点N2上接收到的信号，该节点N2能够是控制节点，例如，图2所示的节点C0NTR0L_B。第三NMOS晶体管66已经被布置于PMOS晶体管65的源极和主体与第二电源电压V2之间。在没有瞬态信号事件时的电路的正常操作期间，偏置电路67能够被配置成将升压电压提供于节点N3上，使得第三NMOS晶体管66提供在第二电源电压V2与PMOS晶体管65的源极之间的低阻抗路径。因而，第三NMOS晶体管66的引入不必在电路的正常操作期间阻碍第二 NMOS晶体管64和PMOS晶体管65的操作。在某些实现方式中，偏置电路67被配置成给第三NMOS晶体管66的栅极提供是第二电源电压V2的大约I. 3到大约I. 8倍大的电压。例如，偏置电路67能够使用电荷泵电路。偏置电路67能够以任意适合的方式来实现。例如，偏置电路能够包括预定值的电流源以及分别与NMOS晶体管66和PMOS晶体管65类似的虚拟NMOS晶体管和虚拟PMOS晶体管的串联组合。电流源能够与虚拟NMOS晶体管的漏极电连接，以及偏置电路67能够被配置成控制虚拟NMOS晶体管的栅极电压，直到使虚拟NMOS晶体管的栅极电压偏置到电流足以通过虚拟NMOS和虚拟PMOS晶体管。但是，偏置电路67不必包括控制回路，并且能够以其他方式来实现。例如，在具有适合的电路条件的配置中，偏置电路67能够被配置成给NMOS晶体管66的栅极提供近似等于V2的电压。在一种实施例中，偏置电路67对NMOS晶体管66的栅极进行偏置，以至超过NMOS晶体管66的过程额定的(process-rated)栅极电压。例如,NMOS晶体管66能够处于导通状态并且包括能够降低主体-栅极电压对跨栅极氧化物的电压的影响的反型层(inversionlayer)。因而，NMOS晶体管66能够被偏置到比被偏置于截止状态的具有类似几何形状和栅极氧化物厚度的NMOS晶体管的栅极电压大的栅极电压。在某些实现方式中，偏置电路67 能够使NMOS晶体管66的栅极偏置到高达大约I. 5倍的过程额定栅极电压。例如，偏置电路67能够被配置成使NMOS晶体管66的栅极偏置达到为具有大致与NMOS晶体管66相同的栅极氧化物厚度的晶体管的最大额定栅极-源极电压的大约I. (Tl. 5倍的电压。第三NMOS晶体管66的引入能够帮助减少可能另外使第一 NMOS晶体管62的栅极在瞬态信号事件期间放电的寄生泄漏路径。例如，PMOS晶体管65能够包括布置于PMOS晶体管65的漏极与主体之间的寄生p-n结ニ极管。在瞬态信号事件期间，第一 NMOS晶体管62的栅极-漏极电容能够向上耦合节点N1,由此使PMOS晶体管65的漏极电压升高至高于PMOS晶体管65的主体的电压。这进而能够导致p-n结ニ极管变为正向偏置以及提供从漏极到主体的电流，这在先前已參照图2进行了描述。通过将第三NMOS晶体管66串联地布置于PMOS晶体管65的主体与第二电源电压V2之间，第三NMOS晶体管66能够阻止电流从PMOS晶体管65的主体流到第二电源电压V2。例如，当PMOS晶体管65的主体电压在瞬态信号事件期间上升时，第三NMOS晶体管66的源极电压同样能够上升。第三NMOS晶体管66的源极能够上升至这样的点第三NMOS晶体管66和栅极-源极电压在该点下降至第三NMOS晶体管66的阈值电压之下，使得第三NMOS晶体管66进入操作的高阻抗截止模式。因而，第三NMOS晶体管66能够被用来在焊盘61上所接收到的瞬态信号事件期间去除寄生放电路径，由此提高由第一 NMOS晶体管62提供的保护的稳固性，该保护通过将耦合的栅极电压保持为大到足以在瞬态信号事件期间使MOS导通而实现。图3B是图3A的NMOS保护电路60的一部分的一种实现方式的截面70。所示出的截面70示出了图3A的PMOS晶体管65和第三NMOS晶体管66的一种实现方式。截面70包括P型基板71、n型有源区74a-74e、p型有源区73a_73f、n阱78a_78c、p阱72、n型掩埋层79、栅极75a和75b以及栅极氧化物76a和76b。截面已经被注释，以说明与栅极75a、75b，n型有源区74a-74e及p型有源区73a_73f的电连接。在某些实现方式中，能够省去n型掩埋层79，包括例如在将第一电源电压V1用作參考电压Vx的实现方式中。如图3B所示，p阱72被布置于基板71的表面77上。n阱78b、78c在p阱72的相对两侧、邻近于P阱72、布置于基板71的表面77上。在某些实现方式中，当从基板71的上方观看p阱72吋，n阱78b、78c形成了围绕p阱72的环的一部分。在所示出的实现方式中，n型掩埋层79被布置于n阱78b、78c和p阱72之下。n阱78a被布置于基板71的表面77上，邻近于n阱78b。栅极氧化物76a被布置于基板71的表面77上，在n阱78a之上，以及栅极75a被布置于栅极氧化物76a上。p型有源区73a、73b被布置于n阱78a内，位于栅极75a的相对两侧。n型有源区74a被布置于n阱78a内，邻近于p型有源区73b。P型有源区73c被布置于基板71的表面77上，邻近于n阱78b，以及p型有源区73f被布置于基板71的表面77上，邻近于n讲78c。栅极氧化物76b被布置于基板71的表面77上，位于p阱72之上，以及栅极75b被布置于栅极氧化物76b上。n型有源区74c、74d被布置于p阱72内，位于栅极75b的相对两侧。P型有源区73d、73e被布置于p阱72内，分别邻近于n型有源区74c、74d。n型有源区74b、74e被分别布置于n阱78b、78c内。p型有源区73a与节点N1电连接，栅极75a与节点N2电连接，以及栅极75b与节点N3电连接。p型有源区73c-73f与第一电源电HV1电连接，以及n型有源区74b、74d、74e与第二电源电压V2电连接。p型有源区73b与n型有源区74a、74c电连接。 n阱78a、78b和n型掩埋层79能够帮助使p阱72与p型基板71电隔离，由此允许P型基板71和p阱72在不同的电位下操作。例如，n型掩埋层79的引入允许由p阱72形成的NMOS器件的主体与不同的电位电连接。如同在此所使用的，以及本领域技术人员应当理解，术语“n型掩埋层”指的是任意适合的n型掩埋层，包括例如用于绝缘体上硅(SOI)技术或深n阱技术中的那些掩埋层。所示的截面70示出了图3A的PMOS晶体管65和第三NMOS晶体管66的一种实现方式。例如，栅极75a、p型有源区73a、p型有源区73b和n阱78a能够作为图3A的PMOS晶体管65的栅极、漏极、源极和主体来工作，以及栅极75b、n型有源区74d、n型有源区74c和P阱72能够作为图3A的第三NMOS晶体管66的栅极、漏极、源极和主体来工作。虽然在图3B中示出了图3A的PMOS晶体管65和第三NMOS晶体管66的一种实现方式，但是其他实现方式也是可能的。另外，为了清晰起见，已经从图3B中去除了某些细节。例如，截面70能够进行后端处理以形成能够用来形成所示出的连接的触点和金属化。另外，截面70可以包括隔离区，例如，浅沟槽区、深沟槽区或者用于分离区域、隔离区域和/或降低与不同电节点连接的有源区之间的静态电流泄漏的硅局部氧化(LOCOS)区。隔离区的形成能够包括在基板71内蚀刻沟槽，以电介质(例如，ニ氧化硅)填充沟槽，以及使用任意适合的方法(例如,化学机械平坦化)去除过量的电介质。图4是根据另ー种实施例的NMOS保护电路80的示意框图。NMOS保护电路80包括焊盘61、第一 NMOS晶体管62、第二 NMOS晶体管64、PM0S晶体管65、第四NMOS晶体管81及滤波电路85。在本实施例中没有包含图3A的第三NMOS晶体管66和偏置电路67。第一 NMOS晶体管62包括与焊盘61电连接的漏极，与第一电源电压V1电连接的源极，以及与第二 NMOS晶体管64的漏极和PMOS晶体管65的漏极电连接于标示为N1的节点的栅极。第二 NMOS晶体管64还包括与第四NMOS晶体管81的漏极电连接的源极以及与节点N2电连接的栅极。第四NMOS晶体管81还包括与第一电源电压V1电连接的源极以及与滤波电路85的输出电连接于节点N4的栅极。PMOS晶体管65还包括与节点N2电连接的栅极以及与第二电源电压V2电连接的源极和主体。关于第一和第二节点NpN2以及第一和第二电源电压VpV2的附加细节能够如以上參照图3A所描述的细节。所不出的滤波电路85包括电阻器86和电容器87。电阻器86包括与第二电源电压V2电连接的第一端以及与电容器87的第一端和第四NMOS晶体管81的栅极电连接于节点N4的第二端。电容器87还包括与第一电源电压V1电连接的第二端。所示出的滤波电路85能够对第二电源电压V2进行滤波以在节点N4上生成滤波的电源电压。虽然在图5中示出了滤波电路85的ー种特定的实现方式，但是滤波电路85能够是任意适合的滤波器，包括例如任意适合的低通滤波器。第四NMOS晶体管81已经布置于第二 NMOS晶体管64的源极与第一电源电HV1之间。在电路的正常操作期间以及在没有瞬态信号事件的情况下，滤波电路85能够给节点N4提供近似等于第二电源电压V2的电压。因而，在正常操作期间，第四NMOS晶体管81能 够被启用，并且不必阻碍第二 NMOS晶体管64和PMOS晶体管65在正常操作期间作为反相器来工作。在某些实现方式中，电阻器具有大约150kQ至大约300kQ的电阻，例如，大约250kQ ,以及电容器具有大约I. 5pF至大约2. 5pF的电容，例如，大约2. OpF。第四NMOS晶体管81和滤波电路85的引入能够帮助減少寄生泄漏路径，否则该寄生泄漏路径在瞬态信号事件期间会使第一 NMOS晶体管62的栅极放电。例如，当在焊盘61上接收到瞬态信号事件时，第二电源的电压V2能够向上耦合，如同先前所描述的。第二电源电压V2的増加能够导致用来偏置第二 NMOS晶体管64的电压的増加，因为节点N2能够由具有与第二电源电压V2的输出近似相等的输出的控制电路来控制。另外，在某些实现方式中，第二电源电压V2的増加能够激活在启动期间使用的集成电路的控制回路，该控制回路能够将节点N2的状态设置为启动条件，启用条件会是与第二 NMOS晶体管64的激活相关的状态。因而，在某些实现方式中，瞬态信号事件能够耦合至第二电源电压V2并且提高该电源电压，由此在瞬态信号事件期间导致第二 NMOS晶体管64激活以及第一 NMOS晶体管62的栅极放电。通过将第四NMOS晶体管81串联地布置于第二 NMOS晶体管64的源极与第一电源电压V1之间，第四NMOS晶体管81的栅极与滤波电路85的输出连接，节点N4的电位能够在瞬态信号事件期间保持为相对低的，由此使第四NMOS晶体管81的栅极电压在瞬态信号事件的持续时间内保持于相对低的电平。由于第二和第四NMOS晶体管64、81串联电连接，对提供于第四NMOS晶体管81的栅极的电压的滤波能够在瞬态信号事件期间限制第一 NMOS晶体管62的栅极的电流释放，甚至在瞬态信号事件导致节点N2的电压和/或第二电源电压V2增加时也是如此。因而，第四NMOS晶体管81能够用来在焊盘61上所接收到的瞬态信号事件期间去除寄生放电路径，由此提高由第一 NMOS晶体管62提供的保护的坚固性。图5是根据又一种实施例的NMOS保护电路90的示意框图。NMOS保护电路90包括焊盘61、第一 NMOS晶体管62、第二 NMOS晶体管64、第三NMOS晶体管66、第四NMOS晶体管81、PMOS晶体管65、偏置电路67及滤波电路85。第一 NMOS晶体管62包括与焊盘61电连接的漏极，与第一电源电压V1电连接的源极，以及与第二 NMOS晶体管64的漏极和PMOS晶体管65的漏极电连接于标示为N1的节点的栅极。第二 NMOS晶体管64还包括与第四NMOS晶体管81的漏极电连接的源极以及与节点N2电连接的栅极。第四NMOS晶体管81还包括与第一电源电压V1电连接的源极以及与电阻器86的第一端和电容器87的第一端电连接于节点N4的栅极。电容器87还包括与第一电源电压V1电连接的第二端，以及电阻器86还包括与第二电源电压V2电连接的第二端。PMOS晶体管65还包括与节点N2电连接的栅极以及与第三NMOS晶体管66的源极电连接的源极和主体。第三NMOS晶体管66还包括与偏置电路67的输出电连接于节点N3的栅极，与第二电源电压V2电连接的漏极，以及与第一电源电压V1电连接的主体。所示出的NMOS保护电路90已经被配置成減少或去除否则在瞬态信号事件期间会使第一 NMOS晶体管62的栅极放电的寄生泄漏路径。例如，所示出的NMOS保护电路90包括能够用来减少通过PMOS晶体管65的主体从第一 NMOS晶体管62的栅极到第二电源电压V2的寄生泄漏路径的第三NMOS晶体管66和偏置电路67。另外，所示出的NMOS保护电路90包括能够用来减少通过第二 NMOS晶体管64从第一 NMOS晶体管62的栅极到第一电源电压V1的寄生泄漏路径的第四NMOS晶体管81和滤波电路85。关于NMOS保护电路90的附加细节能够类似于以上參照上述的图3A-4来描述的细节。虽然图5是针对其中第三NMOS晶体管66的主体已经与第一电源电HV1电连接的配置示出的，但是第三NMOS晶体管66的主体能够与其他节点电连接，如同先前所描述的。虽然图3A-5已经关于与焊盘电连接的NMOS晶体管描述了泄漏減少方案，但是泄 漏减少方案能够应用于PMOS晶体管配置以及与公共输出焊盘连接的输出驱动匪OS和PMOS的组合，例如，在图IC所示的配置中。图6是根据一种实施例的p型金属氧化物半导体(PMOS)保护电路100的示意框图。PMOS保护电路100包括焊盘101、第一 PMOS晶体管102、第二 PMOS晶体管105、第三PMOS晶体管106、第四PMOS晶体管111、NMOS晶体管104、偏置电路107及滤波电路115。滤波电路115包括电阻器116和电容器117。第一 PMOS晶体管102包括与焊盘101电连接的漏极，与第二电源电压V2电连接的源极，以及与第PMOS晶体管105的漏极和NMOS晶体管104的漏极电连接于标示为N5的节点的栅极。第二 PMOS晶体管105还包括与第PMOS晶体管111的漏极电连接的源极以及与节点N6电连接的栅极。第PMOS晶体管111还包括与第二电源电压V2电连接的源极以及与电阻器116的第一端和电容器117的第一端电连接于节点N8的栅极。电容器117还包括与第二电源电压V2电连接的第二端，以及电阻器116还包括与第一电源电压V1电连接的第二端。NMOS晶体管104还包括与节点N6电连接的栅极以及与第三PMOS晶体管106的源极电连接的源极和主体。第三PMOS晶体管106还包括与偏置电路107的输出电连接于节点N7的栅极，与第一电源电压V1电连接的漏扱，以及与參考电压Vy电连接的主体。參考电压\能够是大于V1的任意适合的电压，包括例如第二电源电压V2。所示出的PMOS保护电路100已经被配置成减少或去除否则在瞬态信号事件期间会给第一 PMOS晶体管102的栅极充电的寄生泄漏路径。例如，所示出的PMOS保护电路100包括能够用来减少通过NMOS晶体管104的主体从第一 PMOS晶体管102的栅极到第一电源电压V1的寄生泄漏路径的第三PMOS晶体管106和偏置电路107。另外，所示出的PMOS保护电路100包括能够用来减少通过第二 PMOS晶体管105从第一 PMOS晶体管102的栅极到第二电源电压V2的寄生泄漏路径的第PMOS晶体管111和滤波电路115。关于PMOS保护电路100的附加细节能够类似于以上參照上述图3A-4所描述的细节。在某些实现方式中，PMOS保护电路和NMOS保护电路能够包含于IC上。例如，在图1A-1C所示的配置中，IC能够包括PMOS和NMOS输出驱动器二者，以及这些输出驱动器中的每ー个都能够包含在此所描述的保护方案。PMOS保护电路和NMOS保护电路两者的设置能够帮助保护IC的电源电压免受瞬态信号事件的影响。例如，当瞬态信号事件导致电源电压V2增高以及电源电压V1降低吋，PMOS和NMOS两者能够变为激活的，并且低阻抗放电路径能够被设置于第一和第二电源电压\、\之间。图7A是NMOS晶体管的漏扱-源极电流对漏扱-源极电压的一个示例的图表120。图表120示出了大约2ns的上升时间和大约IOOns的脉冲宽度的传输线路脉冲(TLP)测量。针对不同的栅极电压耦合条件表征NMOS晶体管，并且NMOS晶体管具有大约10，OOOum的宽度。NMOS晶体管被配置成在高达大约20V的电压下操作，并且能够耐受住某些瞬态信号事件，例如，2kV的人体模型(HBM) ESD事件。所示出的曲线121-126分别示出了对于大约0V、大约IV、大约2V、大约3V、大约4V和大约5V的栅极-源极耦合电压的漏极_源极电流。虽然图7A示出了其中NMOS晶体管已经被配置成在高达大约20V的电压下操作的配置，但是NMOS晶体管能够被配置成在任意适合的电压下操作，包括例如高达大约200V的电压。另外，NMOS晶体管能够被配置成经受更大量级的瞬态信号事件，包括例如大于8kV HBM的ESD事件。曲线121表明，对于很低的栅极电压，器件在保持很低的电流时就达到了击穿条 件。另外，对于其中器件接收到较大的栅极电压的曲线122-126，器件能够传导相对大量的电流，以适用于提供针对某些瞬态信号事件的保护，由此允许该器件成为自保护的。图7B是漏极-源极电流、漏极-源极电压和栅极电压对时间的ー个示例的图表130。图表130示出了 NMOS晶体管在从时间零开始的瞬态信号事件期间的操作。如图7B所示，瞬态信号事件能够随时间增加该晶体管的漏极-源极电压VDS。漏极-源极电压Vds的増加能够导致栅极的电压Vmte向上耦合，这能够増加漏扱-源极沟道电流IDS。但是，如先前所描述的，在NMOS晶体管的栅极上的寄生泄漏路径在瞬态信号事件期间能够降低栅极电压。栅极电压的降低能够减小漏极-源极沟道电流IDS，并且导致漏极-源极电压Vds增加至超过器件损坏关联的击穿电压Vbkeakiw胃。图7C是漏扱-源极电流、漏扱-源极电压和栅极电压对时间的另一个示例的图表140。图表140示出了 NMOS晶体管在从时间零开始的瞬态信号事件期间的操作。如图7C所示，瞬态信号事件能够随时间增加该晶体管的漏极-源极电压VDS。漏极-源极电压Vds的増加能够导致栅极电压Vmte向上耦合，这能够増加漏极-源极沟道电流IDS。在图7C所示的配置中，在瞬态信号事件期间的来自NMOS晶体管的栅极的寄生泄漏路径已经相对图7B所示的寄生泄漏路径减少了。因而，NMOS晶体管的栅极电压Vmte随时间以相对图7B所示的栅极电压更慢的速率降低。因而，漏扱-源极沟道电流Ids能够随时间保持为相对高的，这能够导致漏极-源极电压Vds降低，并且没有达到与器件损坏关联的电压VBKEAKD_。以上描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如同在此所使用的，除非另有明确说明，否则“连接的”指的是ー个元件/特征与另ー个元件/特征直接或间接地连接，而不一定机械地连接。同样地，除非另有明确说明，“耦合的”意指ー个元件/特征与另ー个元件/特征直接或间接地耦合，而不一定机械地耦合。因而，虽然附图中所示出的各种示意图示出了元件和组件的示例布局，但是附加的介入元件、器件、特征或粗金按可以存在于实际的实施例中(假定所示电路的功能没有受到不利影响)。座思采用上述方案的器件能够实现于各种电子器件中。电子器件的示例能够包括，但不限于，消费者电子产品、消费者电子产品的部件、电子测试设备等。电子器件的示例同样能够包括存储芯片、存储模块、光网络或其他通信网络的电路以及盘驱动电路。消费者电子产品能够包括，但不限于，移动电话、电话、电视、计算机监视器、计算机、手持式计算机、个人数字助理(PDA)、微波炉(microwave)、电冰箱、汽车、立体音响系统、盒式录音机或播放器、DVD播放机、CD播放器、VCR、MP3播放器、收音机、可携式摄像机、照相机、数码相机、便携式存储芯片、洗衣机、干燥机、洗衣机/干燥机、复印机、传真机、扫描仪、多功能外围设备、手表、时钟等。此外，电子器件能够包括未完成的产品。 虽然本发明已经关于某些实施例进行了描述，但是对本领域技术人员而言显而易见的其他实施例，包括没有提供在此所阐明的全部特征和优点的实施例，同样属于本发明 的范围之内。而且，以上所描述的各种实施例能够被结合以提供更多的实施例。另外，在一种实施例的背景下示出的某些特征同样能够并入其他实施例中。因此，本发明的范围仅參照所附的权利要求来限定。
权利要求
1.一种集成电路，包括 布置于基板的表面之上的第一焊盘(61)； 所述基板的、第一类型的第一金属氧化物半导体(MOS)晶体管(62)，所述第一 MOS晶体管包括栅极、源极和漏极，所述漏极与所述第一焊盘电连接，并且所述源极与第一电源电压电连接； 所述基板的、与所述第一类型相反的第二类型的第二MOS晶体管(65)，所述第二MOS晶体管包括栅极、源极、漏极和主体，所述栅极被配置成接收控制信号，并且所述漏极与所述第一 MOS晶体管的栅极电连接；以及 所述基板的、所述第一类型的第三MOS晶体管(66)，所述第三MOS晶体管包括栅极、漏极、源极和主体，所述栅极被配置成接收偏置信号，所述漏极与第二电源电压电连接，所述源极与所述第二 MOS晶体管的源极电连接，并且所述主体与第一參考电压电连接， 其中所述第二 MOS晶体管的主体与所述第三MOS晶体管的源极电连接，从而当在所述第一焊盘上接收到瞬态信号事件时防止电流通过所述第二 MOS晶体管的主体从所述第二MOS晶体管的漏极流到所述第二电源电压。
2.根据权利要求I所述的集成电路，还包括所述基板的、第一类型的第四MOS晶体管(64)，所述第四MOS晶体管包括栅极、漏极和源极，所述栅极与所述控制信号电连接，并且所述漏极与所述第一 MOS晶体管的栅极电连接。
3.根据权利要求2所述的集成电路，还包括所述基板的、第一类型的第五MOS晶体管(81)以及被配置成对所述第二电源电压进行滤波以产生滤波的输出的滤波电路(85)，所述第五MOS晶体管包括栅极、漏极和源扱，所述栅极与所述滤波的输出电连接，所述漏极与所述第四MOS晶体管的源极电连接，并且所述源极与所述第一电源电压电连接。
4.根据权利要求3所述的集成电路，其中所述滤波电路包括电阻器(86)和电容器(87)，所述电阻器包括与所述第二电源电压电连接的第一端以及与所述电容器的第一端和所述第五MOS晶体管的栅极电连接于所述滤波的输出处的第二端，其中所述电容器还包括与所述第一电源电压电连接的第二端，所述电阻器和电容器被配置成当在所述第一焊盘上接收到所述瞬态信号事件时对所述第二电源电压进行滤波。
5.根据权利要求4所述的集成电路，其中所述电阻器具有大约150kQ至大约300kQ的电阻，并且所述电容器具有大约I. 5pF至大约2. 5pF的电容。
6.根据权利要求I所述的集成电路，其中所述第一MOS晶体管是高电压双扩散MOS(DMOS)晶体管。
7.根据权利要求I所述的集成电路，其中所述偏置信号的电压电平被选择成使得在所述第三MOS晶体管的栅极和源极之间的电压的大小为所述第三MOS晶体管的最大额定栅极-源极电压的大约I. 0至I. 5倍之间。
8.根据权利要求I所述的集成电路，其中所述第一类型是P型，而所述第二类型是n型。
9.根据权利要求I所述的集成电路，其中所述第一类型是n型，而所述第二类型是p型。
10.根据权利要求9所述的集成电路，其中所述第一电源电压是地电源，而所述第二电源电压是正电源电压。
11.根据权利要求I所述的集成电路，其中所述第一參考电压是所述第一电源电压。
12.ー种用于相对于瞬态信号事件提供保护的方法，所述方法包括 在基板(71)的表面之上形成第一焊盘(61)； 在所述基板上形成第一金属氧化物半导体(MOS)晶体管(62)，所述第一 MOS晶体管是第一类型的，并且包括栅极、源极和漏极，所述漏极与所述第一焊盘电连接，并且所述源极与第一电源电压电连接； 在所述基板上形成第二 MOS晶体管(65)，所述第二 MOS晶体管是与所述第一类型相反的第二类型的，并且包括栅极、源极、漏极和主体，所述栅极被配置成接收控制信号，并且所述漏极与所述第一 MOS晶体管的栅极电连接；以及在所述基板上形成第三MOS晶体管(66)，所述第三MOS晶体管是第一类型的，并且包括栅极、漏极、源极和主体，所述栅极被配置成接收偏置信号，所述漏极与第二电源电压电连接，所述源极与所述第二 MOS晶体管的源极电连接，并且所述主体与第一參考电压电连接； 其中所述第二 MOS晶体管的主体与所述第三MOS晶体管的源极电连接，从而当在所述第一焊盘上接收到瞬态信号事件时防止电流通过所述第二 MOS晶体管的主体从所述第二MOS晶体管的漏极流到所述第二电源电压。
13.根据权利要求12所述的方法，还包括在所述基板上形成第四MOS晶体管(64)，所述第四MOS晶体管是所述第一类型的，并且包括栅极、漏极和源极，所述栅极与所述控制信号电连接，并且所述漏极与所述第一 MOS晶体管的栅极电连接。
14.根据权利要求13所述的方法，还包括在所述基板上形成第五MOS晶体管(81)，所述第五MOS晶体管是所述第一类型的，并且包括栅极、漏极和源极，所述栅极被配置成接收滤波形式的第二电源电压，所述漏极与所述第四MOS晶体管的源极电连接，并且所述源极与所述第一电源电压电连接。
15.根据权利要求14所述的方法，还包括提供包括电阻器(86)和电容器(87)的滤波器(85)，所述电阻器包括与所述第二电源电压电连接的第一端以及与所述电容器的第一端和所述第五MOS晶体管的栅极电连接于所述滤波的输出处的第二端，其中所述电容器还包括与所述第一电源电压电连接的第二端，所述电阻器和电容器被配置成当在所述第一焊盘上接收到所述瞬态信号事件时对所述第二电源电压进行滤波，从而防止所述第四MOS晶体管在所述瞬态信号事件期间对所述第一 MOS晶体管的栅极充电或使其放电。
16.根据权利要求15所述的方法，其中所述电阻器具有大约150k至大约300k的电阻，并且所述电容器具有大约I. 5pF至大约2. 5pF的电容。
17.根据权利要求12所述的方法，其中所述第一MOS晶体管是高电压双扩散MOS(DMOS)晶体管。
18.根据权利要求12所述的方法，其中所述偏置信号的电压电平被选择成使得在所述第三MOS晶体管的栅极和源极之间的电压的大小为所述第三MOS晶体管的最大额定栅极-源极电压的大约I. 0至大约I. 5倍之间。
19.根据权利要求12所述的方法，其中所述第一类型是p型，而所述第二类型是n型。
20.根据权利要求12所述的方法，其中所述第一类型是n型，而所述第二类型是p型。
21.根据权利要求12所述的方法，其中所述第一參考电压是所述第一电源电压。
全文摘要
本发明涉及金属氧化物半导体输出电路及其形成方法。公开了金属氧化物半导体保护电路及其形成方法。在一种实施例中，集成电路包括焊盘(61)、p型MOS(PMOS)晶体管(65)、第一n型MOS(NMOS)晶体管(62)和第二NMOS晶体管(66)。第一NMOS晶体管包括分别与焊盘、第一电源电压和PMOS晶体管的漏极电连接的漏极、源极和栅极。第二NMOS晶体管包括分别与偏置节点、第二电源电压和PMOS晶体管的源极电连接的栅极、漏极和源极。第二NMOS晶体管的源极还与PMOS晶体管的主体电连接，从而当在焊盘上接收到瞬态信号事件时防止电流通过PMOS晶体管的主体从PMOS晶体管的漏极流到第二电源电压。
文档编号H01L27/02GK102810539SQ201210179230
公开日2012年12月5日 申请日期2012年6月1日 优先权日2011年6月3日
发明者C·多诺万, J·A·萨塞多 申请人:美国亚德诺半导体公司