专利名称：具有超低结电容密度的pn结及其制造方法
技术领域：
本申请涉及一种半导体集成电路器件，特别是涉及一种pn结二极管。
背景技术：
pn结的结电容等于势鱼电容(barrier capacitance)与扩散电容(diffusioncapacitance)之和。pn结正向偏置时,结电容以扩散电容为主；pn结反相偏置时,结电容以势垒电容为主。瞬态电压抑制器(transient voltage suppressor,TVS)是一种二极管，与被保护电路并联以实现过压保护。TVS器件的原理是利用二极管的雪崩效应，当电压达到击穿电压时，TVS器件进入伏安特性的雪崩击穿区，流过TVS器件的电流急剧增大，而TVS器件两端的电压几乎不变，从而使大电流旁路并使电压箝位在被保护的电路能经受住的范围内。结电容是TVS器件的一个重要参数，结电容的大小与其电流承受能力成正比，但结电容过大将使信号衰减。因此结电容是数据接口电路选用TVS器件的重要参数。对于信号频率越高的电路，结电容的影响越大，形成噪声也较大。在高频应用中，TVS器件的结电容越小，越能满足需求。目前，为获得尽可能小的结电容，采用如下方法制造pn结先外延生长P型轻掺杂的硅外延层，再离子注入η型杂质例如磷，形成重掺杂η型离子注入区，再经过退火工艺例如高温炉退火，使离子注入区和衬底之间形成缓变的Pn结。将电容密度(capacitance density)定义为单位面积的电容值,该pn结的结电容密度由其耗尽区的宽度决定，通常不`会低于O. 05fF/μ m2。这是由于l、p型轻掺杂外延层的掺杂浓度很难低于I X IO14原子每立方厘米。而pn结的耗尽区宽度主要由轻掺杂的那部分决定，该耗尽区宽度因而很难大于2微米，从而制约了结电容密度的下降。2、n型重掺杂离子注入区的杂质有其固溶度。以磷为例，其固溶度为1.1 X IO21原子每立方厘米。3、长时间的高温炉退火工艺的成本很高。
发明内容
本申请所要解决的技术问题是提供一种具有超低结电容密度的pn结，所述超低结电容密度是指< O. 05fF/y m2。为此，本申请还要提供所述具有超低结电容密度的pn结的制造方法。为解决上述技术问题，本申请具有超低结电容密度的pn结，是在具有第一导电类型杂质的外延层中由两个隔离结构定义出有源区；在有源区的外延层中对称分布有两个填充结构，两个填充结构之间的间距<每个填充结构的宽度的1. 5倍；每个填充结构均分为上下两部分，下部为氧化硅，上部为具有第二导电类型杂质的多晶硅；所述填充结构的总高度彡3 μ m，填充结构下部的氧化硅的厚度彡2. 5 μ m ;填充结构下部的氧化硅上表面低于外延层上表面，以使外延层与两个填充结构上部的多晶硅之间各形成pn结；填充结构上部的多晶娃掺杂浓度远大于外延层；所述第一导电类型、第二导电类型分别为P型、η型；或相反。所述具有超低结电容密度的pn结的制造方法为在具有第一导电类型杂质的衬底之上生长出具有第一导电类型杂质的外延层；在外延层中制造两个隔离结构以定义两者之间的有源区；在有源区的外延层中对称地刻蚀出两个3μπι以上的沟槽，两个沟槽之间的间距<每个沟槽的宽度的1. 5倍；先以氧化硅填充所述沟槽并进行回刻使沟槽中剩余的氧化硅上表面低于外延层上表面，且剩余的氧化硅的厚度在2. 5μπι以上；再以多晶硅再次填充所述沟槽，在淀积多晶硅的同时原位掺杂或淀积多晶硅之后离子注入具有第二导电类型的杂质，所述多晶硅的掺杂浓度远大于外延层；由所述外延层和多晶硅之间形成pn结；所述第一导电类型、第二导电类型分别为P型、η型；或相反。本申请具有超低结电容密度的pn结是由轻掺杂外延层与两个重掺杂多晶硅所构成的。位于中间的轻掺杂外延层与两侧的重掺杂多晶硅均构成pn结，使得两个耗尽区在水平方向延伸并相互连接。通过合理选择两个填充结构之间的间距，两个隔离结构之间的有源区容易全部耗尽，这样pn结的耗尽区宽度主要由填充结构的度决定。填充结构越深，该pn结的电容密度越低。TCAD (Technology Computer Aided Design,半导体工艺模拟以及器件模拟工具)模拟表明，该Pn结的结电容密度可低至O. 02fF/ μ m2左右，符合< O. 05fF/μ m2的超低结电容密度的pn结的标准。
图1是本申请具有超低结电容的pn结的垂直剖面示意图；图2a 图2k是本申请具有超低结电容的pn结的制造方法的各步骤示意图。图中附图标记说明10为衬底；11为外延层；12为隔离结构；13为介质；14为掩膜层；15为光刻胶；16为沟槽；17为氧化娃；18为多晶娃；19为层间介质；20为接触孔电极；21为阴极；22为阳极；30为填充结构；50为有源区。
具体实施例方式请参阅图1，这是本申请具有超低结电容的pn结的垂直剖面。在具有第一导电类型杂质的重掺杂衬底10上为具有第一导电类型杂质的轻掺杂外延层11。外延层11中具有两个介质材料的隔离结构12，两个隔离结构12之间的外延层11定义为有源区50。有源区50的外延层11中对称分布有两个填充结构30。两个填充结构30之间的间距c <每个填充结构的宽度d的1. 5倍，以使两个填充结构30上部的多晶硅18与外延层11之间的两个耗尽区在水平方向上相互连接。优选地，在满足上述尺寸的前提下，两个填充结构30的外侧尽量紧挨着两个隔离结构12的内侧。每个填充结构30均分为上下两部分，下部为氧化硅17，上部为具有第二导电类型杂质的重掺杂多晶硅18。填充结构3 0的总高度a > 3μπι，填充结构30下部的氧化硅17的厚度b彡2. 5 μ m。填充结构30下部的氧化硅17的上表面低于外延层11的上表面，以使外延层11与两个填充结构30上部的多晶硅18之间各形成pn结。多晶硅18的掺杂浓度远大于外延层11。此处远大于指相差2个数量级以上。例如，所述填充结构30上部的多晶硅18的掺杂浓度> I XlO2tl原子每立方厘米。这样外延层11的掺杂浓度最多在IO18原子每立方厘米的数量级上。在外延层11及隔离结构12之上具有层间介质19，其中具有接触孔电极20。接触孔电极20的底部与多晶硅18的上表面接触。在接触孔电极20之上具有金属布线作为第一电极21。在衬底10背面具有金属布线作为第二电极22。所述第一导电类型为P型时，第二导电类型为η型，此时第一电极21为阴极，第二电极22为阳极。所述第一导电类型为η型时，第二导电类型为P型，此时第一电极21为阳极，第二电极22为阴极。本申请所述pn结可以取得超低的结电容密度(< 0.05fF/ym2)，是由于1、在垂直方向上，填充结构30上部的多晶硅18和外延层11之间有填充结构30下部的氧化硅17相隔离，使得纵向电容值很低。2、在水平方向上，两个填充结构30的外侧均为隔离结构12，寄生电容同样也很低。3、在水平方向上，由于两个填充结构30上部的高掺杂多晶硅18同时向内侧的轻掺杂外延层11展宽耗尽区，而且多晶硅18和外延层11的杂质浓度差异很大，两个填充结构30之间的外延层11很容 易就被全部耗尽，因此多晶硅18与外延层11的结电容就基本由填充结构30下部的氧化硅17厚度决定。只要填充结构30下部的氧化硅17的厚度超过
2.5微米，结电容密度就会达到O. 025fF/ μ m2。而且增厚填充结构30下部的氧化硅17，适当减小两个填充结构30的间距，就可以保证两个填充结构30之间的外延层11被全部耗尽，结电容密度还会继续下降。下面以一个具体的实施例介绍本申请具有超低结电容密度的pn结的制造方法，其包括如下步骤第I步，请参阅图2a，在P型重掺杂硅衬底10上外延生长出p型轻掺杂外延层11，接着在外延层11中制作出两个隔离结构12，例如采用浅槽隔离(STI)工艺或局部氧化(LOCOS)工艺。隔离结构12为介质材料，优选为氧化硅，也可为氮化硅、氮氧化硅等。两个隔离结构12之间的外延层11称为有源区50。第2步，请参阅图2b，在硅片上淀积掩膜层14。本实施例中是先后淀积介质13和掩膜层14。掩膜层14优选为氮化硅，以获得良好的刻蚀掩蔽效果。介质13优选为氧化硅，以增强与下方衬底10的结合紧密性。在其他实施例中，掩膜层14下方可以省略介质13，掩膜层14的材料可为氧化硅、氮化硅、氮氧化硅等介质。第3步，请参阅图2c，采用光刻和刻蚀工艺，在硅片上旋涂光刻胶15，并形成光刻胶图形，其中暴露出沟槽位置。以光刻胶图形为掩蔽层对掩膜层14进行刻蚀，从而使得掩膜层14上暴露出沟槽位置。两个沟槽位置在有源区50中对称分布，两个沟槽位置之间的间距<每个沟槽位置的宽度的1. 5倍。第4步，请参阅图2d，以掩膜层14为掩蔽层对有源区50进行刻蚀，在有源区50中对称地刻蚀出两个3 μ m以上的沟槽16。优选地，两个沟槽16紧挨着两个隔离结构12。第5步，请参阅图2e，在硅片上淀积氧化硅17，至少将两个沟槽16填充满。
第6步，请参阅图2f，采用平坦化工艺将氧化硅17研磨至与掩膜层的上表面齐平，例如采用化学机械研磨(CMP)工艺。第7步，请参阅图2g，采用湿法腐蚀工艺将沟槽16中的氧化硅17部分刻蚀掉，刻蚀深度满足剩余的氧化硅17的上表面低于有源区11的上表面，且剩余的氧化硅17的厚度在2. 5μπι以上。这一步的湿法腐蚀可以采用对氧化硅和氮化硅具有高选择比的药液。第8步，请参阅图2h，在硅片上淀积多晶硅18，至少将两个沟槽16再次填充满。在淀积时原位重掺杂η型杂质，或在淀积后高剂量离子注入η型杂质。然后进行快速热退火(RTA)工艺以激活多晶硅18中的高浓度杂质。此时，两个沟槽16上部的多晶硅18就与有源区50中的外延层11各形成pn结。多晶娃18的掺杂浓度远大于外延层11。第9步，请参阅图2i，采用平坦化工艺将多晶硅18研磨至与掩膜层14的上表面齐平，例如采用化学机械研磨CMP)工艺。第10步，请参阅图2j，采用干法反刻工艺将有源区11和隔离结构12上表面以上部分的掩膜层14、介质13和多晶硅18去除掉。剩余的多晶硅18的上表面基本上与外延层11和隔离结构12的上表面保持齐平。第11步，请参阅图2k，在硅片上淀积层间介质19，在其中采用光刻和刻蚀工艺形成连接多晶硅18上表面的通孔，并在其中形成接触孔电极20，例如采用钨塞工艺。最后在接触孔电极20上形成金属布线为阴极21，在衬底10背面形成金属电极为阳极22。通过以上步骤，便形成了一个由轻掺杂P型外延层11和重掺杂η型多晶硅18所形成的pn结。 上述各部分结构的掺杂类型变为相反，也是可行的。以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
权利要求
1.ー种具有超低结电容密度的Pn结，其特征是，在具有第一导电类型杂质的外延层中由两个隔离结构定义出有源区；在有源区的外延层中对称分布有两个填充结构，两个填充结构之间的间距< 每个填充结构的宽度的1. 5倍；每个填充结构均分为上下两部分，下部为氧化硅，上部为具有第二导电类型杂质的多晶硅；所述填充结构的总高度> 3iim，填充结构下部的氧化娃的厚度> 2. 5 u m ;填充结构下部的氧化娃上表面低于外延层上表面，以使外延层与两个填充结构上部的多晶硅之间各形成Pn结；填充结构上部的多晶硅掺杂浓度远大于外延层； 所述第一导电类型、第二导电类型分别为P型、n型；或相反。
2.根据权利要求1所述的具有超低结电容密度的Pn结，其特征是，所述填充结构下部的氧化娃越厚，所述pn结的结电容密度就越小。
3.根据权利要求1所述的具有超低结电容密度的pn结，其特征是，两个填充结构之间的间距越小，所述pn结的结电容密度就越小。
4.根据权利要求1所述的具有超低结电容密度的pn结，其特征是，所述填充结构上部的多晶硅的掺杂浓度彡I X IO20原子每立方厘米。
5.根据权利要求1所述的具有超低结电容密度的pn结，其特征是，两个填充结构上部的多晶硅与外延层之间的两个耗尽区在水平方向上相互连接。
6.根据权利要求1所述的具有超低结电容密度的pn结，其特征是，所述远大于是指填充结构上部的多晶硅的掺杂浓度比外延层的掺杂浓度大两个数量级以上。
7.根据权利要求1所述的具有超低结电容密度的pn结，其特征是，两个填充结构的外< 侧紧挨两个隔离结构的内側。
8.ー种具有超低结电容密度的pn结的制造方法，其特征是，在具有第一导电类型杂质的衬底之上生长出具有第一导电类型杂质的外延层；在外延层中制造两个隔离结构以定义两者之间的有源区；在有源区的外延层中对称地刻蚀出两个3pm以上的沟槽，两个沟槽之间的间距<每个沟槽的宽度的1. 5倍；先以氧化硅填充所述沟槽并进行回刻使沟槽中剩余的氧化硅上表面低于外延层上表面，且剩余的氧化硅的厚度在2. 5pm以上；再以多晶硅再次填充所述沟槽，在淀积多晶硅的同时原位掺杂或淀积多晶硅之后离子注入具有第二导电类型的杂质，所述多晶硅的掺杂浓度远大于外延层；由所述外延层和多晶硅之间形成Pn结； 所述第一导电类型、第二导电类型分别为P型、n型；或相反。
全文摘要
本申请公开了一种具有超低结电容密度的pn结，在具有第一导电类型杂质的外延层中由两个隔离结构定义出有源区；在有源区的外延层中对称分布有两个填充结构，两个填充结构之间的间距≤每个填充结构的宽度的1.5倍；每个填充结构均分为上下两部分，下部为氧化硅，上部为具有第二导电类型杂质的多晶硅；所述填充结构的总高度≥3μm，填充结构下部的氧化硅的厚度≥2.5μm；填充结构下部的氧化硅上表面低于外延层上表面，以使外延层与两个填充结构上部的多晶硅之间各形成pn结；填充结构上部的多晶硅掺杂浓度远大于外延层；所述第一导电类型、第二导电类型分别为p型、n型；或相反。本申请还公开了其制造方法。本申请所述pn结具有＜0.05fF/μm2的超低结电容密度。
文档编号H01L29/861GK103035669SQ20121018102
公开日2013年4月10日 申请日期2012年6月4日 优先权日2012年6月4日
发明者钱文生, 石晶 申请人:上海华虹Nec电子有限公司