专利名称：用于微波晶体再生长的低温方法和设备的制作方法
技术领域：
本申请案大体上涉及半导体 装置和用于制造所述装置的方法。更特定来说，本申请案描述含有使用低温微波处理形成的外延层的半导体装置和用于制造所述装置的设备。
背景技术：
含有集成电路(IC)或离散装置的半导体装置用于广泛多种电子设备中。所述IC装置(或芯片或离散装置)包括已在半导体材料的衬底的表面中制造的微型化电子电路。所述电路由多个重叠层构成，包含含有可扩散到所述衬底中的掺杂剂的层(称为扩散层)或植入到所述衬底中的离子的层(植入层)。其它层是传导层之间的导体(多晶硅或金属层)或连接件(通孔或接触层)。IC装置或离散装置可在逐层エ艺中制造，所述逐层エ艺使用许多步骤的组合，包含生长层、成像、沉积、蚀刻、掺杂和清洗。硅晶片通常用作衬底，且使用光刻来掩盖衬底的将被掺杂或用以沉积和界定多晶硅、绝缘体或金属层的不同区域。一种类型的半导体装置，金属氧化物硅场效应晶体管(MOSFET)装置可广泛用于众多电子设备中，包含汽车电子器件、磁盘驱动器和电カ供应器。ー些MOSFET装置可形成于已在衬底中形成的沟槽中。使沟槽配置引人注意的一个特征是电流垂直流过MOSFET的沟道。此准许比其它MOSFET高的单元和/或电流沟道密度，其中电流水平流过沟道且随后垂直流过漏极。沟槽MOSFET装置含有形成于沟槽中的栅极结构，其中栅极结构含有在沟槽的侧壁和底部上(即，邻近于衬底材料)的栅极绝缘层以及已形成于所述栅极绝缘层上的导电层。
发明内容
本申请案描述含有使用低温微波处理形成的外延层的半导体装置和用于制造所述装置的设备。所述半导体装置含有通过以下操作制成的外延层提供含有具有单晶结构的上表面的半导体衬底；在所述衬底的所述上表面上形成ー层，其中所述层包括大体上与所述半导体衬底相同的材料，且包括非晶或多晶结构；以及使用微波在低处理温度下加热所述层以将所述非晶结构改变为单晶结构。所述外延层也可通过以下操作制成提供具有单晶材料的上表面的半导体衬底；以及随后使用微波在小于约550°C的晶片温度下在所述衬底上表面上形成外延层。可使用相同或単独的低温微波处理来激活所述外延层中的原位或植入的掺杂剂。可使用微波处理在低温下使用分批反应器，所述分批反应器以所需的均匀度在多个晶片上同时沉积外延层，进而极大地改善产率并降低制造成本。
根据图式可以更好地理解以下描述，在图式中图I展示用于制造含有衬底和外延(或“印i”)层的半导体结构的方法的ー些实施例；图2描绘用于制造含有用低温微波加热的非晶(或多晶)Si层的半导体结构的方法的一些实施例；图3描绘用于制造含有沟槽的半导体结构的方法的一些实施例；以及图4到5展示用于通过使用分批反应器来制造半导体结构的方法的一些实施例。所述图式说明含有使用低温微波处理形成的外延层的半导体装置和用于制造所 述装置的设备的特定方面。结合以下描述，所述图式演示并解释了所述方法的原理和通过这些方法产生的结构。在各图中，为了清晰起见而夸示了层和区域的厚度。不同图中的相同參考数字表示相同元件，且因此将不再重复其描述。在本文使用术语“在……上”、“附接到”或“耦合到”时，ー个物体(例如，材料、层、衬底等)可以在另一物体上、附接到另一物体，或耦合到另一物体，而不管所述物体是直接在另ー物体上、直接附接到另一物体，或直接耦合到另一物体，还是在所述物体与所述另一物体之间存在ー个或ー个以上介入物体。而且，如果提供，那么方向(例如，上、下、顶部、底部、侧部、向上、向下、下方、上方、上部、下部、水平、垂直、“x”、“y”、“z”等)是相对的，且仅作为实例且为了便于说明和论述而提供，且并不作为限制。此外，在參考元件列表(例如，元件a、b、c)的情况下，所述參考希望包含所列元件本身中的任一者、少于所有所列元件的任何组合和/或所有所列元件的组合。
具体实施例方式以下描述提供具体细节以便提供透彻理解。然而，所属领域的技术人员将理解，可在不使用这些具体细节的情况下实施和使用半导体装置以及制造和使用所述装置的相关联方法。实际上，半导体装置和相关联方法可通过修改所说明的装置和方法来实践，且可结合エ业中常规上常用的任何其它设备和技术来使用。举例来说，尽管描述提及U-MOS(U形M0SFET)半导体装置，但可对其进行修改以用于可含有或可不含有形成于沟槽中的栅极结构的任何其它类型的半导体装置，例如LDMOS或CMOS装置。图I到5中说明且在本文中描述含有使用低温微波处理形成的外延层的半导体装置和用于制造所述装置的设备的一些实施例。在这些实施例中，方法可如图I中所描绘而开始，此时首先提供半导体衬底105作为半导体结构100的部分。此项技术中已知的任何半导体衬底可用作衬底105。一些衬底的实例包含单晶硅晶片、外延Si层和/或例如用于绝缘体上硅(SOI)技术中的接合晶片。而且，通常用于电子装置的任何其它半导电材料在合适条件下可用作用于衬底105的材料，包含Ge、SiGe、GaN、C和/或任何纯的或复合半导体，例如III-V或II-VI及其变体。这些衬底中的任一者或全部可保持不被掺杂，或掺杂有任何数目的P型或η型掺杂剂或掺杂剂的组合。在ー些配置中，衬底105包括单晶Si晶片，其以任何类型或数目的η型掺杂剂被重度掺杂到所要浓度。在其它配置中，衬底105在其部分或其整个上表面上含有单晶外延层。半导体结构100可任选地含有位于衬底105的上表面的一部分上的ー个或ー个以上外延(或“印i”)层。在图I中，个别外延层(或多个外延层)被描绘为外延层110。在ー些配置中，外延层Iio覆盖衬底105的大体上全部上表面。在Si用作用于衬底105的材料的情况下，外延层110包括Si。可使用此项技术中的任何エ艺来提供外延层110，包含任何外延沉积エ艺。在一些情况下，可用任何类型或数目的P型掺杂剂轻度掺杂外延层，如图I中所示。常规上，已通过在单晶片外延反应器中在含硅气体混合物中于高温下加热Si衬底105来制造一些Si外延层。所述气体混合物通常包含含娃气体,例如娃烧、ニ氯娃烧、三氯硅烷，或其组合。此气体混合物还含有载气，例如H2或N2。此气体混合物还可含有掺杂剂气体，其中气体含有在沉积外延层时将并入到外延层中的掺杂剂材料。掺杂剂气体可含有PH3 (对于P掺杂剂)、AsH3 (对于As掺杂剂)、H2或其组合。遗憾的是，这些掺杂剂气体可能有剧毒且会自燃，因此使用特殊处理条件。这些处理条件包含使用将在沉积腔室中维持真空的装备(即真空泵)、在真空条件下操作的屏蔽输送管线、监控泄漏的装备，以及专用的处理装备。这些特殊处理条件和装备提高了外延沉积エ艺的成本。同样，一些常规外延沉积エ艺常常在高于900°C的高温下执行。这些较高温度可提高外延沉积エ艺的成本。同样，这些高温需要使用上述载气，从而使所述エ艺复杂化，且提 高成本。使用这些载体是因为含Si气体中的硅材料可能会在所述温度下与气体混合物中的其它气体反应，从而減少可用于沉积的硅材料的量。因为用于常规外延沉积的这些处理条件，在一些实施例中，可通过使用低温微波エ艺来提供外延层110。举例来说，在图2中所说明的实施例中，可通过使用微波在低温下加热含Si气体混合物来沉积外延层110。在这些实施例中，含Si气体混合物可含有与常规エ艺中所使用的那些气体相同或不同的气体，如本文中所描述。但是，在其它实施例中，含Si气体混合物可含有任何含Si气体，例如硅烷、ニ氯硅烷、三氯硅烷、四氯化硅、四氟化硅、三甲基硅烷，或其组合。此气体混合物还可含有载气，例如n2、h2、其它惰性气体，或其组合。使用N2和H2可提供显著的安全优势，在低于600°C的温度下尤其如此，此时可使用N2来替代H2。在ー些配置中，具有含硅气体的气体混合物还可含有掺杂剂气体，掺杂剂气体含有可并入到外延层中的掺杂剂。掺杂剂气体混合物可含有PH3 (对于P掺杂剂)、AsH3 (对于As掺杂剂)、H2或其组合。可使用微波将含Si气体混合物沉积为外延层，同时保持衬底处于低温下。在ー些实施例中，这些低温可小于约550°C。在其它实施例中，这些低温可在约200°C到约550°C的范围内。在又其它实施例中，所述温度可在约400°C到约550°C的范围内。在仍其它实施例中，这些低温可以是这些温度的任何合适组合或子范围。Si外延层可以层的任何非单晶结构沉积。因此，在一些实施例中，可沉积Si外延层，使得部分或大体上整个层包括非晶结构。而且，在其它实施例中，且在合适条件下，可沉积Si外延层，使得部分或大体上全部层包括多晶结构。微波加热エ艺可使用政府对エ业应用的规定所允许的任何频率或波长的微波。在一些实施例中，微波的频率和波长可以是国际对エ业应用的规定所允许的那些频率和波长中的任一者。在其它实施例中，微波的频率可在约2. 45GHz到约5. 8GHz的范围内，且具有在约52mm到约123mm的范围内的波长。可在足以形成外延层110的任何时间内执行微波加热エ艺。在一些实施例中，所述时间可在至多约120分钟的范围内，这比在形成外延层时所使用的ー些常规熔炉エ艺常常所需的5到6小时短得多。在其它实施例中，此时间可在约I分钟到约120分钟的范围内。在又其它实施例中，所述时间可在约2分钟到约60分钟的范围内。在仍其它实施例中，所述时间可在约2分钟到约15分钟的范围内。在更其它实施例中，所述时间可以是这些量的任何合适组合或子范围。在某些情况下，快速热处理(RTP)和低温下的微波(MW)加热的组合可用来形成外延层110。在这些实施例中，首先使用RTP来在衬底105的上表面的至少一部分上沉积非晶硅(a-Si)层。随后可在图5中所示的丽分批反应器300中使用本文中所描述的低温MW加热エ艺来再生长所述a-Si层，但具有单晶结构。在这些实施例中，可从约900°C到约1100°C执行RTP约2到约15分钟。随后可在本文中所描述的条件下执行MW低温加热エ艺以作为退火エ艺，以再生长具有单晶结构的a-Si (或多晶)层。在其它实施例中，可使用与本文中所描述的原位MW再结晶エ艺相同的条件来执行此MW退火エ艺。举例来说，所沉积的Si层可包括多晶Si，所述多晶Si可通过将多晶Si附接到含Si衬底[即(111)、(100)，或(110)或(311)]的所要晶体面而转化为单晶Si。当所沉积的层再结晶时，下伏的晶体平 面在材料再结晶时蔓延穿过所述材料。还可用任何所要的(和数目的)η型或P型掺杂剂来掺杂外延层110。在一些实施例中，可用P和/或B掺杂剂来掺杂外延层110。在这些实施例中，P和/或B掺杂剂在外延层110中的浓度可在约2Χ IO15原子/立方厘米到约I XlO2ci原子/立方厘米的范围内。在其它实施例中，P和/或B掺杂剂的浓度可在约I X IO15原子/立方厘米到约2. 5X IO20原子/立方厘米的范围内。在仍其它实施例中，所述浓度可以是这些量的任何合适组合或子范围。可使用此项技术中已知的将给予所述层所要掺杂剂浓度的任何エ艺来用这些掺杂剂掺杂外延层110。在一些实施例中，可使用含P和/或含B掺杂剂气体将P和/或B掺杂剂添加到含Si气体混合物，进而在沉积外延层的同时使用原位エ艺来掺杂外延层110。可使用的含P和/或含B气体包含こ硼烷、PH3、BCL3,或其组合。在其它实施例中，所要的掺杂剂可使用任何植入和驱入エ艺而提供到外延层110中。一旦掺杂剂位于外延层110中，如果需要，那么接着可通过用微波在低温下加热经掺杂层来激活所述掺杂剂。此低温MW激活エ艺不仅用以激活掺杂剂，而且用以使所沉积的颗粒再结晶，并在需要的情况下使它们大体上相对于衬底而定向。在一些实施例中，用于MW激活エ艺的这些低温可小于约800°C。在其它实施例中，用于MW激活エ艺的这些低温可在约200°C到约800°C的范围内。在又其它实施例中，用于MW激活エ艺的所述温度可在约200°C到约550°C的范围内。在仍其它实施例中，这些低温可以是这些温度的任何合适组合或子范围。在更其它实施例中，可使用原位エ艺来替代后沉积MW退火エ艺或除了后沉积MW退火エ艺外还使用原位エ艺来用微波在低温下激活掺杂剂。同样，用于激活掺杂剂的MW激活エ艺可与用于使颗粒再结晶的MW加热エ艺相同或不同。微波激活エ艺可使用政府对エ业应用的规定所允许的任何微波频率或波长。在一些实施例中，微波的频率和波长可为エ业应用国际规定所允许的频率和波长中的任一者。在其它实施例中，微波的频率可在约2. 45GHz到约5. 8GHz的范围内，且具有在约52mm到约123mm的范围内的波长。可在足以形成外延层110的任何时间内执行微波激活エ艺。在一些实施例中，时间可在至多约120分钟的范围内，其比在形成外延层时所使用的ー些常规熔炉エ艺中常常所需的5到6个小时短得多。在其它实施例中，此时间可在约I分钟到约120分钟的范围内。在又其它实施例中，此时间可在约2分钟到约60分钟的范围内。在仍其它实施例中，此时间可在约2分钟到约15分钟的范围内。在更其它实施例中，所述时间可为这些量的任何合适组合或子范围。在一些实施例中，快速热处理(RTP)和■退火エ艺的组合可用于激活这些掺杂齐U。在这些实施例中，可执行RTP从约900°C到约1100°C持续约2到约15分钟，且可执行MW激活エ艺从约200°C到约550°C持续约2到约30分钟。随后可如此项技术中已知的那样来制造半导体装置的其余部分。在一些实施例中，如图3中所示，沟槽120可形成于外延层110中(且任选地，形成于衬底105中)。沟槽120的底部可到达外延层110或衬底105中的任何深度。沟槽120可通过任何已知エ艺来形成，包含使用形成于外延层110的上表面上的掩模115。在一些实施例中，可使用任何 已知蚀刻剂来蚀刻外延层110，直到沟槽120已达到外延层110中的所要深度和宽度为止。在这些实施例中，随后可使用此项技术中已知的任何エ艺来完成沟槽MOSFET结构。如上文所述，一些常规的外延沉积エ艺在其操作的处理參数方面受到限制。但这些エ艺还可被限制于在沉积エ艺期间所能使用的设备中。一些常规的外延沉积エ艺在反应器腔室中执行，所述反应器腔室一次仅在ー个晶片上沉积外延层，以便提供所需的均匀度和电阻率控制。然而，其它外延反应器具有桶状或扁平形设计(含有旋转压盘)，其允许更高的产率，因为其可同时在多个晶片上沉积外延层。但这些其它反应器不能提供所要的均匀度和电阻率控制。使用低温MW再结晶、退火或激活エ艺来形成经掺杂或未经掺杂的外延层110允许使用分批反应器。此分批反应器可在一次处理ー个以上晶片的同时获得所需的均匀度和电阻率控制。在图4中描绘可使用的分批反应器的ー个实例。分批反应器200含有可由反应器壁210形成的反应器腔室205。分批反应器200含有用于将在沉积エ艺期间所使用的气体混合物的入口 215和出ロ 220。可将含Si气体、载气和/或掺杂剂气体作为气体的单ー组合而引入到入口 215中，或其可个别引入。一旦MWエ艺完成，气体便经由出口 220退出。反应器200还含有石英基座板225。板225可与任何数目个晶片一起使用，所述数目受反应器的大小和其中MW场是均匀的区域的大小限制。在ー些配置中，基座板225之间所含有的晶片的数目在I到12的范围内。在其它配置中，基座板225之间所含有的晶片的数目可为1，且在每批之间多个基座板与一个晶片一起使用。在ー些配置中，晶片225的每ー侧上的石英基座板可充当微波反射器，且/或高度掺杂的含Si晶片可充当微波吸收体。这些配置允许反应器200将MW场聚焦到基座板上且穿过其上方的晶片。在其它配置中，凸或凹配置的弯曲的基座板(或其组合)可用于帮助使跨越晶片的微波场均匀，而不管所施加的微波功率如何。在ー些配置中，合成基座板可用于反应器200中。在这些配置中，基座板含有组合起来的吸收和反射层，其还可除了凹和/或凸的基座板几何形状之外用于在晶片处聚焦微波场，而不管所施加的MW功率如何。ー些合成基座板结构的实例包含Si中的SOI (绝缘体上硅)埋入层的堆叠，其可用氧气在各种深度下植入以在Si晶片内产生所要的SiO2堆叠。反应器200还含有供应所需的MW能量的至少ー个MW源230。在ー些配置中，所述反应器可含有4到20个丽源。在图4中所说明的配置中，丽源的数目是4。MW源可定位在反应器周围以将MW能量提供给腔室205中的所要位置，如图4中所示。反应器200可含有用于半导体エ业中的沉积反应器中的其它组件。举例来说，反应器200可含有高温计240以用于測量反应腔室205中的温度。同样，反应器可含有压カ传感器、气流计量阀、危险气体监视器等。在其它配置中，用于使用低温的MW处理的分批反应器可为图4中所示的分批反应器200和图5中所示的分批反应器的组合或混合体。分批反应器200可由可透过微波且仍可保持真空的任何材料制成。举例来说，如图4中所说明，反应器壁210可包括石英。当不需要此功能时，例如在入口 215和出口 220的外部部分中，反应器200的材料可由例如钢等其它材料制成。在其中反应器腔室205包括石英的那些实施例中，其不吸收MW，且因此其将比晶片温度冷(即，约50°C )，从而使得分批反应器200制造起来更便宜且操作起来更安全。
在其它实施例中，且在合适的条件下，衬底105可由含碳材料制成。含碳材料的实例包含金刚石、石墨或字母。随后可使用任何エ艺将非晶(a-C)或多晶碳层沉积于那个衬底上，包含在含碳挥发性前驱体用于气体混合物中吋。随后可使用本文中所描述的低温MWエ艺将多晶或a-C层转化为具有与碳衬底匹配的晶体结构的外延碳层。同样，a-C层和/或外延碳层可经掺杂，且随后使用本文中所描述的低温MWエ艺激活掺杂剂。如本文中所描述的在低温下使用MW处理将若干特征提供给所得的半导体装置。首先，在外延层上具有上部UMOS装置构造的堆叠于功率UMOS装置上的功率UMOS装置可在低温下形成于MW分批反应器中。上部UMOS装置可在需要时使用形成于分离所述装置的经生长或经沉积的氧化物层中的非晶经掺杂的Si (其可随后再结晶)借助通孔而连接到下部装置。其次，在需要时，例如UMOS装置(具有顶部上的源极和底部上的漏扱)等半导体装置可随后具有安装于其顶部上的另ー UMOS装置(具有顶部上的漏极和底部上的源极)，其中MW生长的外延层被氧化物层分离。且第三，低温下的MW处理可用于在垂直或水平配置中将功率装置附接到其它半导体装置(例如，CMOS或LDMOS装置)，其中氧化物层和通孔在其之间。由于用于在绝缘层之间形成经掺杂的外延或单晶Si层的低温不会不利地影响先前形成的装置，其不同于用于一些常规外延反应器中的过热，所以可制造这些装置。应理解，本文中所提供的所有材料类型仅用于说明目的。因此，虽然特定掺杂剂命名为η型和P型掺杂剂，但任何其它已知的η型和P型掺杂剂(或所述掺杂剂的组合)可用于半导体装置中。同样，虽然參考特定类型的导电性(P或N)来描述本发明的装置，但所述装置可通过适当修改而配置为具有相同类型的掺杂剂的组合，或可配置为具有相反类型的导电性(分别为N或P)。本申请案还涉及分批反应器，所述分批反应器包括反应腔室，其由可透过微波的材料所制成的壁封闭；压盘，其经配置以支撑多个半导体晶片，所述压盘包括弯曲的基座板；入口，其用于含有能够在晶片上形成外延层的气体混合物的气体混合物；出口 ；以及至少ー个微波源，其经配置以在晶片处冲击微波能量，所述微波源经配置以在2. 45GHz到约5. 8GHz下发射微波，且具有在约52mm到约123mm的范围内的波长。除了任何先前指示的修改之外，在不脱离本描述内容的精神和范围的情况下，所属领域的技术人员可设计出众多其它变化和替代性布置，且所附权利要求书意在涵盖所述修改和布置。因此，虽然已结合目前被视为最实际且优选的方面的内容特定地且详细地描述了信息，但所属领域的技术人员将明白，在不脱离本文中所陈述的原理和概念的情况下，可做出众多修改，所述修改包含(但不限干)形式、功能、操作方式和用途。而且，如本文中 所使用，实例打算仅为说明性的，且不应被理解为以任何方式进行限制。
权利要求
1.一种用于制造外延层的方法，其包括 提供含有具有单晶结构的上表面的半导体衬底； 在所述衬底的所述上表面上形成一层，其中所述层包括大体上与所述半导体衬底相同的材料且包括非晶或多晶结构；以及 使用低温微波加热所述层以将所述非晶或多晶结构改变为单晶结构。
2.根据权利要求I所述的方法，其中所述材料包括Si。
3.根据权利要求I所述的方法，其中所述材料包括C。
4.根据权利要求I所述的方法，其中所述加热过程的所述低温小于约550°C。
5.根据权利要求I所述的方法，其中所述加热过程的所述低温在约200°C到约550°C的范围内。
6.根据权利要求I所述的方法，其中所述加热过程的所述低温在约400°C到约550°C的范围内。
7.根据权利要求I所述的方法，其进一步包括用掺杂剂掺杂所述层，且随后使用低温微波激活所述掺杂剂。
8.根据权利要求7所述的方法，其中大体上同时执行通过微波进行的加热和通过微波进行的所述激活。
9.根据权利要求I所述的方法，其中使用分批反应器来执行所述方法，所述分批反应器大体上同时在一个以上晶片上沉积所述层。
10.根据权利要求9所述的方法，其中使用分批反应器来执行所述方法，所述分批反应器大体上同时在I到12个晶片上沉积所述层。
11.一种用于制造外延层的方法，其包括 提供具有包括单晶结构的上表面的半导体衬底；以及 使用微波在小于约550°C的温度下在所述衬底上表面上形成具有单晶结构的外延层。
12.根据权利要求11所述的方法，其中所述材料包括Si。
13.根据权利要求11所述的方法，其中所述材料包括C。
14.根据权利要求11所述的方法，其中所述加热过程的所述低温在约200°C到约550°C的范围内。
15.根据权利要求11所述的方法，其中所述加热过程的所述低温在约400°C到约550°C的范围内。
16.根据权利要求11所述的方法，其进一步包括用掺杂剂掺杂所述层，且随后使用低温微波激活所述掺杂剂。
17.根据权利要求16所述的方法，其中大体上同时执行通过微波进行的加热和通过微波进行的所述激活。
18.根据权利要求11所述的方法，其中使用分批反应器来执行所述方法，所述分批反应器大体上同时在一个以上晶片上沉积所述层。
19.根据权利要求18所述的方法，其中使用分批反应器来执行所述方法，所述分批反应器大体上同时在I到12个晶片上沉积所述层。
20.一种用于制造外延层的方法，其包括 提供含有具有单晶结构的上表面的半导体衬底；使用快速热处理在所述衬底的所述上表面上形成一层，其中所述层包括大体上与所述半导体衬底相同的材料且包括非晶或多晶结构；以及 使用微波在小于约550°C的温度下使所述层退火，以将所述非晶或多晶结构改变为单晶结构。
全文摘要
本发明涉及用于微波晶体再生长的低温方法和设备。本发明描述半导体装置和用于制造所述装置的方法。所述半导体装置含有通过以下操作制成的外延层提供含有具有单晶结构的上表面的半导体衬底；在所述衬底的所述上表面上形成一层，其中所述层包括大体上与所述半导体衬底相同的材料且包括非晶或多晶结构；以及使用低温微波加热所述层以将所述非晶结构改变为单晶结构。所述外延层也可通过以下操作制成提供具有单晶材料的上表面的半导体衬底；以及随后使用微波在小于约550℃的晶片温度下在所述衬底上表面上形成外延层。可使用相同或单独的低温微波处理来激活所述外延层中的原位或植入的掺杂剂。本发明描述了其它实施例。
文档编号H01L21/268GK102856171SQ201210226968
公开日2013年1月2日 申请日期2012年6月29日 优先权日2011年6月29日
发明者罗伯特·J·珀特尔 申请人:飞兆半导体公司