专利名称：与cmos逻辑工艺兼容的非挥发性记忆体及其制备方法
技术领域：
本发明涉及一种非挥发性记忆体及其制备方法，尤其是ー种与CMOS逻辑エ艺兼容的非挥发性记忆体及其制备方法，具体地说是ー种能提高数据保留时间的非挥发性记忆体及其制备方法，属于集成电路的技术领域。
背景技术：
对于片上系统(SoC)应用，它是把许多功能块集成到ー个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器(SRAM)模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储単元，与传统的逻辑エ艺不兼容。非挥发性记忆体(NVM)エ艺和传统的逻辑エ艺是不一样的。非挥发性记忆体 (NVM)エ艺和传统的逻辑エ艺合在一起的话，将使エ艺变成ー个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同吋，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。
发明内容
本发明的目的是克服现有技术中存在的不足，提供ー种与CMOS逻辑エ艺兼容的非挥发性记忆体及其制备方法，其结构紧凑，能与CMOS逻辑エ艺兼容，提高数据保留时间，降低使用成本，提高非挥发性记忆体的使用可靠性。按照本发明提供的技术方案，所述与CMOS逻辑エ艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽ロ并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。所述P+浮栅电极为P导电类型的导电多晶硅。所述半导体基板的材料包括硅，半导体基板为P导电类型基板或N导电类型基板。所述记忆体细胞内的晶体管包括PMOS访问晶体管，电容包括控制电容及编程电容，PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离。所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二 N型区域及第ニ N型区域上方的第三N型区域与P型导电类型基板相隔离。所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一 N型区域及位于所述第一 N型区域内上部的P型源极区与P型漏极区，控制电容包括第二 P型区域及位于所述第二 P型区域内上部的第一 P型掺杂区域与第二 P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一 P型掺杂区域、第二 P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，井分别与相应的栅介质层及领域介质区域相接触。ー种与CMOS逻辑エ艺兼容的非挥发性记忆体制备方法，所述非挥发性记忆体的制备方法包括如下步骤
A、提供半导体基板，所述半导体基板包括第一主面及第ニ主面；
B、利用常规CMOS逻辑エ艺，在半导体基板上形成所需的记忆体细胞，半导体基板内设置若干隔离沟槽，隔离沟槽内生长隔离介质以形成领域介质区域，所述领域介质区域将记忆体细胞内的晶体管与电容相互隔离；
C、在半导体基板的第一主面上方淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽的顶角正上方形成P+浮栅电极。所述步骤B中，形成记忆体细胞过程包括如下步骤
b、在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域、第三N型区域、第二 P型区域及第三P型区域，第一 N型区域位于第二 P型区域及第三P型区域间，第三N型区域位于第二 P型区域及第三P型区域的外侧；
C、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽，并在隔离沟槽内设置隔离介质，以在半导体基板内形成领域介质区域，所述领域介质区域从第一主面向下延伸，并使得第三N型区域、第二 P型区域、第一 N型区域及第三P型区域的上部相互隔离；
d、在上述半导体基板对应的第一主面上淀积栅介质层，所述栅介质层覆盖半导体基板的第一主面；
e、在上述半导体基板的第一主面上淀积浮栅电极，所述浮栅电极覆盖于栅介质层上并贯穿第二 P型区域、第一 N型区域及第三P型区域上方对应的栅介质层上；
f、在上述栅介质层上淀积第四阻挡层，并选择性地掩蔽和刻蚀第四阻挡层，以去除第一 N型区域、第二 P型区域及第三P型区域上方对应覆盖浮栅电极的第四阻挡层；
g、在上述第四阻挡层上方自对准注入P型杂质离子，在第二P型区域内的上部得到第一 P型轻掺杂区域及第ニ P型轻掺杂区域，在第一 N型区域内的上部得到第三P型轻掺杂区域及第四P型轻掺杂区域，并在第三P型区域内的上部得到第五P型轻掺杂区域与第六P型轻掺杂区域；
h、去除上述第四阻挡层，并在第一主面上淀积侧面保护材料，以在浮栅电极的两侧形成侧面保护层；
i、在上述第一主面上淀积第五阻挡层，并选择性地掩蔽和刻蚀第五阻挡层，以去除第ニ P型区域、第一 N型区域及第三P型区域上方对应淀积覆盖的第五阻挡层；
j、在上述第五阻挡层上方再次自对准注入P型杂质离子，在第二 P型区域内的上部得到第一 P型重掺杂区域及第ニ P型重掺杂区域，在第一 N型区域内的上部得到第三P型重掺杂区域及第四P型重掺杂区域，并在第三P型重掺杂区域内的上部得到第五P型重掺杂区域与第六P型重掺杂区域；
k、去除第一主面上的第五阻挡层。当所述步骤A中，半导体基板为P导电类型基板时，所述步骤b包括
bl、在P导电类型基板的第一主面上淀积第一阻挡层，并选择性地掩蔽和刻蚀所述第一阻挡层，在第一阻挡层上方自对准注入N型杂质离子，以在半导体基板内得到第二N型区域；
b2、去除上述P导电类型基板对应第一主面上的第一阻挡层，并在第一主面上淀积第ニ阻挡层；
b3、选择性地掩蔽和刻蚀第二阻挡层，并在第二阻挡层上方自对准注入N型杂质离子，以在半导体基板内形成第一 N型区域及第三N型区域，第一 N型区域及第三N型区域均位于第二N型区域的上方；
b4、去除上述P导电类型基板对应第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；
b5、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在第二 N型区域上方形成第二 P型区域及第三P型区域，第二 P型区域与第三P型区域间通过第一N型区域隔离。当所述步骤A中，半导体基板为N导电类型基板时，所述步骤b包括 Si、在第一主面上淀积第二阻挡层，并选择性地掩蔽和刻蚀第二阻挡层；
s2、在上述第二阻挡层的上方自对准注入N型杂质离子，以在N导电类型基板内的上部得到所需的第一 N型区域与第二 N型区域；
S3、去除第一主面上的第二阻挡层，并在第一主面上淀积第三阻挡层；s4、选择性地掩蔽和刻蚀第三阻挡层，并在第三阻挡层上方自对准注入P型杂质离子，以在N导电类型基板内得到第二 P型区域与第三P型区域。本发明的优点半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域，记忆体细胞内的PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布，P+浮栅电极的宽度能完全遮挡顶角处较薄的氧化层，P+浮栅电极为P导电类型的导电多晶娃，P+浮栅电极上的电子为少子，这样当非挥发性记忆体存储电子吋，由于P+浮栅电极的存在，电子很难再通过顶角处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间，结构紧凑，能与CMOS逻辑エ艺兼容，降低使用成本，提高非挥发性记忆体的使用可靠性。
图I为本发明实施例I的结构示意图。图2为本发明实施例2的结构示意图。图T图14为本发明实施例I的具体实施工艺剖视图，其中
图3为本发明采用P导电类型基板的剖视图。图4为本发明得到第二 N型区域后的剖视图。、
图5为本发明得到第一 N型区域及第三N型区域后的剖视图。图6为本发明得到第二 P型区域与第三P型区域后的剖视图。图7为本发明得到领域介质区域后的剖视图。图8为本发明得到栅介质层后的剖视图。图9为本发明得到浮栅电极后的剖视图。图10为本发明自对准注入P杂质离子得到轻掺杂区域后的剖视图。图11为本发明得到侧面保护层后的剖视图。
图12为本发明自对准注入P杂质离子得到重掺杂区域后的剖视图。图13为本发明去除第五阻挡层后的剖视图。图14为本发明得到P+浮栅电极后的剖视图。图15 图25为本发明实施例2的具体实施工艺剖视图，其中
图15为本发明采用的N导电类型基板的剖视图。图16为本发明得到第一 N型区域与第二 N型区域后的剖视图。图17为本发明得到第二 P型区域与第三P型区域后的剖视图。图18为本发明得到领域介质区域后的剖视图。图19为本发明得到栅介质层后的剖视图。图20为本发明得到浮栅电极后的剖视图。图21为本发明自对准注入P杂质离子得到轻掺杂区域后的剖视图。图22为本发明得到侧面保护层后的剖视图。图23为本发明自对准注入P杂质离子得到重掺杂区域后的剖视图。图24为本发明去除第五阻挡层后的剖视图。图25为本发明得到P+浮栅电极后的剖视图。附图标记说明1-P导电类型基板、2-第一 N型区域、3-第二N型区域、4-第三N型区域、5-第二 P型区域、6-第一 P型掺杂区、7-第一 P型重掺杂区域、8-第一 P型轻掺杂区域、9-第二 P型掺杂区、10-隔离沟槽、11-第二 P型轻掺杂区域、12-第二 P型重掺杂区域、13-P型源极区、14-领域介质区域、15-栅介质层、16-浮栅电扱、17-侧面保护层、18-第三P型轻掺杂区域、19-第三P型重掺杂区域、20-P+浮栅电扱、21-P型漏极区、22-第四P型轻掺杂区域、23-第四P型重掺杂区域、24-第五P型掺杂区、25-第五P型重掺杂区域、26-第五P型轻掺杂区域、27-第六P型掺杂区、28-第六P型轻掺杂区域、29-第六P型重掺杂区域、30-顶角、31-第三P型区域、32-第一主面、33-第二主面、34-第一阻挡层、35-第二阻挡层、36-第三阻挡层、37-第四阻挡层、38-第五阻挡层、39-N导电类型基板、100-记忆体细胞、110-PM0S访问晶体管、120-控制电容及130-编程电容。
具体实施例方式下面结合具体附图和实施例对本发明作进ー步说明。一般地，非挥发性记忆体包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，所述PMOS访问晶体管110、控制电容120及编程电容130通过半导体基板上部的领域介质区域隔离14。在CMOS逻辑エ艺中，为了能够缩小非挥发性记忆体的尺寸，在形成领域介质区域14时，一般先通过沟槽刻蚀，然后在沟槽内生长氧化层。在刻蚀形成沟槽时，沟槽具有顶角30，从非挥发性记忆体的截面上看，顶角30位于沟槽槽ロ的边缘，顶角30—般具有一定的坡度。当在沟槽内生长氧化层时，由于顶角30的存在，沟槽的顶角30处的氧化层厚度要比沟槽其他位置的氧化层都要薄；当通过非挥发性记忆体进行数据存储吋，由于顶角30处较薄的氧化层，使得非挥发性记忆体内的电子能穿过较薄的氧化层进行漏电，即使得非挥发性记忆体的数据保留时间不能达到所需的要求，降低非挥发性记忆体存储数据的可靠性。为了能够提高非挥发性记忆体存储数据的保留时间，下面通过实施例I和实施例2对本发明进行说明。实施例I
如图I和图13所示为了能够使得非挥发性记忆体与CMOS逻辑エ艺相兼容，同时能够使得非挥发性记忆体能够存储更长的时间，非挥发性记忆体包括P导电类型基板1，P导电类型基板I的材料为硅。P导电类型基板I内的上部设有至少ー个记忆体细胞100，所述记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130，P导电类型基板I 的表面上淀积覆盖有栅介质层15，所述栅介质层15覆盖对应形成记忆体细胞100的表面，PMOS访问晶体管110、控制电容120及编程电容130间通过P导电类型基板I内的领域介质区域14相互隔离。领域介质区域14位于P导电类型基板I的隔离沟槽10内，所述隔离沟槽10位于P导电类型基板I的上部，从P导电类型基板I的第一主面32向下延伸，通过在隔离沟槽10内生长栅氧化层得到领域介质区域14，所述领域介质区域14的材料一般为ニ氧化硅。由上述分析可知，隔离沟槽10的顶角30处的氧化层厚度要比隔离沟槽10其他位置处的氧化层厚度薄。为了阻止电子从顶角30处的氧化层漏电，在隔离沟槽10的顶角30的正上方设有P+浮栅电极20，所述P+浮栅电极20位于栅介质层15上，且P+浮栅电极20的宽度与顶角30相对应分布，具体地说即P+浮栅电极20的宽度能完全遮挡顶角30处较薄的氧化层。P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子吋，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。栅介质层15上淀积有浮栅电极16，所述浮栅电极16覆盖于栅介质层15上，并贯穿覆盖PMOS访问晶体管110、控制电容120及编程电容130对应的栅介质层15，从而将PMOS访问晶体管110、控制电容120及编程电容130相互连接配合。浮栅电极16的两侧覆盖有侧面保护层17，所述侧面保护层17覆盖浮栅电极16对应的外壁表面。在本发明实施例的非挥发性记忆体的俯视平面上看，P+浮栅电极20与浮栅电极16相接触。所述PMOS访问晶体管110、控制电容120及编程电容130通过外侧的第三N型区域4及下方的第二 N型区域3与P导电类型基板I内的P导电类型区域隔离，P导电类型基板I内的P导电区域形成第一 P型区域。浮栅电极16的材料包括导电多晶硅，栅介质层15为ニ氧化硅，侧面保护层17为ニ氧化硅或氮化硅；领域介质区域14为ニ氧化硅。所述PMOS访问晶体管110包括第一 N型区域2，所述第一 N型区域2内的上部设有对称分布的P型源极区13及P型漏极区21，所述P型源极区13、P型漏极区21与对应的领域介质区域14及上方的栅介质层15相接触。P型源极区13包括第三P型轻掺杂区域18及第三P型重掺杂区域19，所述第三P型重掺杂区域19的掺杂浓度大于第三P型轻掺杂区域18的掺杂浓度。P型漏极区21包括第四P型轻掺杂区域22及第四P型重掺杂区域23，所述第四P型重掺杂区域23的掺杂浓度大于第四P型轻掺杂区域22的掺杂浓度。第三P型轻掺杂区域18与第四P型轻掺杂区域22为同一制造层，第三P型重掺杂区域19与第四P型重掺杂区域23为同一制造层。第三P型轻掺杂区域18与第三P型重掺杂区域19相接触，并通过第三P型重掺杂区域19与领域介质区域14相接触，第三P型轻掺杂区域18在第一 N型区域2内延伸的宽度与侧面保护层17的厚度相一致；同时，第四P型轻掺杂区域22的设置与第三P型轻掺杂区域18的分布设置相同。控制电容120包括第二 P型区域5，所述第二 P型区域5内的上部设有第一 P型掺杂区6及第ニ P型掺杂区9 ;所述第一 P型掺杂区6与第二 P型掺杂区9对称分布于第ニ P型区域5内。第一 P型掺杂区6、第二 P型掺杂区9与对应领域介质区域14及栅介质层15相接触。第一 P型掺杂区6包括第一 P型轻掺杂区域8及第一 P型重掺杂区域7，第一 P型轻掺杂区域8通过第一 P型重掺杂区域7与领域介质区域14相接触，第一 P型轻掺杂区域8在第二 P型区域5内的延伸距离与侧面保护层17的厚度相一致。第二 P型掺杂区9包括第二 P型轻掺杂区域11及第ニ P型重掺杂区域12，所述第二 P型轻掺杂区域11通过第二 P型重掺杂区域12与领域介质区域14相接触，第二 P型轻掺杂区域11与第一 P 型轻掺杂区域8的分布设置相一致。浮栅电极16与栅介质层15及栅介质层15下方的第ニ P型区域5间形成电容结构，即控制电容120。同理，浮栅电极16与栅介质层15及栅介质层15下方的第三P型区域31间也形成电容结构，即编程电容130。编程电容130包括第三P型区域31，所述第三P型区域31内的上部设有第五P型掺杂区24及第六P型掺杂区27，所述第五P型掺杂区24与第六P型掺杂区27对称分布于第三P型区域31内。第五P型掺杂区24包括第五P型轻掺杂区域26及第五P型重掺杂区域25，第五P型重掺杂区域25的掺杂浓度大于第五P型轻掺杂区域26的掺杂浓度，第五P型轻掺杂区域26通过第五P型重掺杂区域25与领域介质区域14相接触，第五P型轻掺杂区域26在第三P型区域31内的延伸距离与侧面保护层17的厚度相一致。第六P型掺杂区27包括第六P型轻掺杂区域28及第六P型重掺杂区域29,第六P型轻掺杂区域28通过第四N型轻掺杂区域29与领域介质区域14相接触，第六P型轻掺杂区域28与第五P型轻掺杂区域26的分布设置相一致。第五P型轻掺杂区域26与第六P型轻掺杂区域28为同一制造层，第五P型重掺杂区域25与第六P型重掺杂区域29为同一制造层。通过编程电容130能够对对记忆体细胞100进行写入数据，或者将记忆体细胞100内的数据擦除；通过PMOS访问晶体管110能够读取记忆体细胞100内的存储数据状态，通过控制电容120能够将电压值传到浮栅电极16上，实现浮栅电极16与编程电容130间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。如图T图13所示上述结构的非挥发性记忆体可以通过下述エ艺步骤实现，具体地
a、提供P导电类型基板1，所述P导电类型基板I包括第一主面32及第ニ主面33;如图3所示所述P导电类型基板I与常规CMOSエ艺制备要求相兼容一致，P导电类型基板I的材料可以选用常用的硅，第一主面32与第二主面33相对应；
b、在P导电类型基板I的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在P导电类型基板I内形成所需的第一 N型区域2、第三N型区域4、第二 P型区域5及第三P型区域31，第一 N型区域2位于第二 P型区域5及第三P型区域31间，第三N型区域4位于第二 P型区域5及第三P型区域31的外侧；
如图Γ图6所示，具体地形成过程为
bl、在P导电类型基板I的第一主面32上淀积第一阻挡层34，并选择性地掩蔽和刻蚀所述第一阻挡层34，在第一阻挡层34上方自对准注入N型杂质离子，以在P导电类型基板I内得到第二 N型区域3 ;如图4所示，所述第一阻挡层34为ニ氧化硅或氮化硅；当第一主面32上淀积第一阻挡层34后，通过刻蚀中心区域的第一阻挡层34，当自对准注入N型杂质离子后，能在P导电类型基板I内得到第二 N型区域3 ;所述N型杂质离子为半导体エ艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二 N型区域3 ；
b2、去除上述P导电类型基板I对应第一主面32上的第一阻挡层34，并在第一主面32上淀积第二阻挡层35 ；
b3、选择性地掩蔽和刻蚀第二阻挡层35，并在第二阻挡层35上方自对准注入N型杂质离子，以在半导体基板I内形成第一 N型区域2及第三N型区域4，第一 N型区域2及第三N型区域4均位于第二 N型区域3的上方；如图5所示选择性地掩蔽和刻蚀第二阻挡层35后，将需要形成第一 N型区域2及第三N型区域4上方对应的第二阻挡层35刻蚀掉，当注入N型杂质离子后，能形成第一 N型区域2及第三N型区域4，第三N型区域4与第一 N型 区域2的外侧；
b4、去除上述P导电类型基板I对应第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36 ；
b5、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在第二 N型区域3上方形成第二 P型区域5及第三P型区域31，第二 P型区域5与第三P型区域31间通过第一 N型区域2隔离；
如图6所示刻蚀第三阻挡层36时，将第二 P型区域5及第三P型区域31上方对应的第三阻挡层36去除，当自对准注入P型杂质离子后，能形成第二 P型区域5及第三P型区域31 ；
C、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二 P型区域5、第一 N型区域2及第三P型区域31的上部相互隔离；
如图7所示领域介质区域14为ニ氧化硅，可以通过常规在隔离沟槽10内热氧化生长得到；
d、在上述P导电类型基板I对应的第一主面32上淀积栅介质层15，所述栅介质层15覆盖半导体基板I的第一主面32 ;如图8所示所述栅介质层15为ニ氧化硅，栅介质层15覆盖于领域介质区域14及半导体基板I对应的表面；
e、在上述P导电类型基板I的第一主面32上淀积浮栅电极16，所述浮栅电极16覆盖于栅介质层15上并贯穿第二 P型区域5、第一 N型区域2及第三P型区域31上方对应的栅介质层15上；如图9所示图中第二 P型区域5、第一 N型区域2及第三P型区域31上方对应的浮栅电极16为同一制造层，且相互连接成一体；此处为了能够显示本发明的结构，采用间隔剖视方法得到本发明的剖视图；浮栅电极16在栅介质层15上呈T字形；f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层37，去除第一 N型区域2、第二 P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37 ；
g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二P型区域5内的上部得到第一 P型轻掺杂区域8及第ニ P型轻掺杂区域11，在第一 N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28 ;如图10所示第四阻挡层37为ニ氧化硅或氮化硅；当选择性地掩蔽和刻蚀第四阻挡层37后，使得除第二 P型区域5、第一 N型区域2及第三P型区域31外相应的区域均能阻挡P型杂质离子注入P型导电类型基板I内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；
h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极16的两侧形成侧面保护层17 ;如图11所示所述侧面保护层17的材料为氧化硅或ニ氧化硅，通过侧面保护层17能够在形成所需的重掺杂区域，同时能使得相应的轻掺杂区域与侧面保护层17相对应一致；
i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层38，以去除第二 P型区域5、第一 N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38 ;淀积并选择性地掩蔽和刻蚀第五阻挡层38，主要是避免在形成重掺杂区域时，避免离子注入P型导电类型基板I内其他区域内；第五阻挡层38为ニ氧化硅或氮化硅；
j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型重掺杂区域7及第ニ P型重掺杂区域12，在第一 N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29 ;如图12所示所述自对准注入P型杂质离子的浓度大于步骤g的离子浓度，由于有第五阻挡层38及侧面保护层17的阻挡，能够使得在相应形成轻掺杂区域的位置形成重掺杂区域，且保留的轻掺杂区域能与侧面保护层17相一致，从而得到所需的单一多晶架构；
k、去除第一主面32上的第五阻挡层38。如图13所示去除第五阻挡层38，得到所需的非挥发性记忆体。I、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20。如图14所示。实施例2
如图2和图25所示本实施例中半导体基板为N导电类型基板39，当采用N导电类型基板39后，在N导电类型基板39内不用形成第二 N型区域3，即第二 P型区域5及第三P型区域31直接与N型导电类型基板39相接触，同时，第一 N型区域2与第三N型区域4也直接与N导电类型基板39相接触。采用N导电类型基板39后的其余结构与实施例I的设置均相同。
如图15 图25所示上述结构的非挥发性记忆体可以通过下述エ艺步骤实现，具体地
a、提供N导电类型基板39，所述N导电类型基板39包括第一主面32及第ニ主面33 ；如图15所示，N导电类型基板39的材料可以为硅；b、在半导体基板的第一主面32上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域2、第三N型区域4、第二 P型区域5及第三P型区域31，第一 N型区域2位于第二 P型区域5及第三P型区域31间，第三N型区域4位于第二 P型区域5及第三P型区域31的外侧；
步骤b的形成过程可以分为
Si、在第一主面32上淀积第二阻挡层35，并选择性地掩蔽和刻蚀第二阻挡层35 ；s2、在上述第二阻挡层35的上方自对准注入N型杂质离子，以在N导电类型基板39内的上部得到所需的第一 N型区域2与第二 N型区域4，如图16所示；
S3、去除第一主面32上的第二阻挡层35，并在第一主面32上淀积第三阻挡层36 ；s4、选择性地掩蔽和刻蚀第三阻挡层36，并在第三阻挡层36上方自对准注入P型杂质离子，以在N导电类型基板39内得到第二 P型区域5与第三P型区域31，如图17所示；
C、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽10，并在隔离沟槽10内设置隔离介质，以在半导体基板内形成领域介质区域14，所述领域介质区域14从第一主面32向下延伸，并使得第三N型区域4、第二 P型区域5、第一 N型区域2及第三P型区域31的上部相互隔离；如图18所示；
d、在上述半导体基板对应的第一主面32上淀积栅介质层15，所述栅介质层15覆盖半导体基板I的第一主面32，如图19所示；
e、在上述半导体基板的第一主面32上淀积浮栅电极16，所述浮栅电极16覆盖于栅介质层15上并贯穿第二 P型区域5、第一 N型区域2及第三P型区域31上方对应的栅介质层15上，如图20所示；
f、在上述栅介质层15上淀积第四阻挡层37，并选择性地掩蔽和刻蚀第四阻挡层37，去除第一 N型区域2，第二 P型区域5及第三P型区域31上方对应覆盖浮栅电极16的第四阻挡层37 ；
g、在上述第四阻挡层37上方自对准注入P型杂质离子，在第二P型区域5内的上部得到第一 P型轻掺杂区域8及第ニ P型轻掺杂区域11，在第一 N型区域2内的上部得到第三P型轻掺杂区域18及第四P型轻掺杂区域22，并在第三P型区域31内的上部得到第五P型轻掺杂区域26与第六P型轻掺杂区域28，如图21所示；
h、去除上述第四阻挡层37，并在第一主面32上淀积侧面保护材料，以在浮栅电极16的两侧形成侧面保护层17,如图22所示；
i、在上述第一主面32上淀积第五阻挡层38，并选择性地掩蔽和刻蚀第五阻挡层38，以去除第二 P型区域5、第一 N型区域2及第三P型区域31上方对应淀积覆盖的第五阻挡层38 ；
j、在上述第五阻挡层38上方再次自对准注入P型杂质离子，在第二 P型区域5内的上部得到第一 P型重掺杂区域7及第ニ P型重掺杂区域12，在第一 N型区域2内的上部得到第三P型重掺杂区域19及第四P型重掺杂区域23，并在第三P型重掺杂区域31内的上部得到第五P型重掺杂区域25与第六P型重掺杂区域29，如图23所示；k、去除第一主面32上的第五阻挡层38，如图24所示。 I、在上述栅介质层15上淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽10的顶角30正上方形成P+浮栅电极20，如图25所示。
上述描述中，本发明实施例均以记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130的结构，PMOS访问晶体管110、控制电容110及编程电容120均通过领域介质区域14相互隔离，本技术领域人员可知，当在制备记忆体细胞100的过程中，在隔离沟槽10内形成领域介质区域14时，均必须在隔离沟槽10的顶角30设置P+浮栅电极20，即除本发明描述的记忆体细胞100的结构外，其余结构的记忆体细胞100中只要利用隔离沟槽10进行隔离晶体管与电容结构时，都可以利用本发明设置P+浮栅电极20的方法提高数据保留时间。其余结构的记忆体细胞100结构为本技术领域人员所熟知，其余结构的记忆体细胞100结构利用本发明设置P+浮栅电极20形成的结构此处不再一一列举描述。同吋，上述描述非挥发性记忆体吋，均以记忆体细胞100包括PMOS访问晶体管110、控制电容120及编程电容130的结构来描述完整的制备过程。当非挥发性记忆体的记忆体细胞100采用其他结构时，采用与CMOS逻辑エ艺兼容的实施步骤均可，只要在半导体基板上制备记忆体细胞过程中形成隔离沟槽10，并在隔离沟槽10内生长隔离介质形成领域介质区域14，通过领域介质区域14隔离记忆体细胞100内的晶体管与电容即可，其余结构的记忆体细胞100制备过程此处不再详述。如图I和图14所示对于单个记忆体细胞100来说，其可以实现单个ニ进制数据的写入、读取及擦除。下面通过对单个记忆体细胞100写入、读取及擦除过程来说明本发明非挥发记忆体的工作机理。当需要写入输入据时，将P导电类型基板I内的P型区域电压始終置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4均置位5电位，第二 P型区域5也置位O电位，第三P型区域31的电压为-5V，编程电容130的第五P型掺杂区24及第六P型掺杂区27的电压均置位-5V，控制电容120的第一 P型掺杂区6及第ニ P型掺杂区9均置位5V ;由于控制电容120的传递作用，能够将5V的电压值传递到浮栅电极16上，浮栅电极16上产生4 5V的电压值，此时浮栅电极16与第三P型区域31间的电压值为9 10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子就会通过栅介质层15到达浮栅电极16内，实现数据的写入。由于浮栅电极16下方通过栅介质层15隔绝，侧面通过侧面保护层17进行隔绝，因此电子能在浮栅电极16内能长时间保留。当需要擦除记忆体细胞100内的数据时，将P导电类型基板I内的P型区域电压始終置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4的电压均置位5V电压，第二 P型区域5的电压置位-5V，第一 P型掺杂区6、第二 P型掺杂区9的电压均置位-5V，第三P型区域31的电压置位5V，第五P型掺杂区24及第六P型掺杂区27均置位5V电压，在控制电容120作用下，能使得浮栅电极16内产生-4V'5V的电压，此时浮栅电极16与第三P型区域31间的电压值为-9 -10V，就会达到场发射特性也称为FN (Fowler-Nordheim)隧道效应所需的电场，电子会通过栅介质层15进入第三P型区域31内，从而实现将浮栅电极16内数据擦除。当需要读取记忆体细胞100内的数据时，将P导电类型基板I内的P型区域电压始終置O电位，第一 N型区域2、第二 N型区域3及第三N型区域4的电压均置位5V电压，第二 P型区域5置位-IV，第一 P型掺杂区6及第ニ P型掺杂区9均置位-IV，PMOS访问晶体管源极区13及PMOS访问晶体管漏极区21均置位O. 5V，第三P型区域31置位5V电压，第五P型掺杂区24及第六P型掺杂区27均置位5V电压。当加载上述电压值后，当记忆体细胞100内写入数据时，浮栅电极16内有大量电子，当记忆体细胞100内数据被擦除吋，电、子从浮栅电极16内流出；当浮栅电极16内有电子时，通过PMOS访问晶体管源极区13的电流较大，当电子从浮栅电极16内流出时，通过PMOS访问晶体管源极区13的电流较小，从而根据相应电流的大小，能够知道记忆体细胞100是写入数据状态还是处于数据擦除状态。由于第一 P型掺杂区6、第二 P型掺杂区9、P型源极区13、P型漏极区21、第五P型掺杂区24及第六P型掺杂区27中对应P+区域中可以移动的负离子(电子)是少子，这样当把吸入的数据操持的更久，存储使用时更加安全可靠。同时，在隔离沟槽10的顶角30的正上方设置P+浮栅电极20，P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而进一步提高了非挥发性记忆体的数据存储时间。如图2和图23所示采用N导电类型基板39对应形成的单一多晶架构的非挥发性记忆体，需要进行的写入、擦除及读取时，需要相应的加载电压，以实现相应的写入、擦除 及读取操作。具体地，相应的写入、擦除及读取的电压加载与采用P导电类型基板I对应形成的单一多晶架构的非挥发性记忆体操作时电压相一致，此处不再详细叙述。本发明半导体基板内的上部设有若干隔离沟槽10，所述隔离沟槽10内设置有隔离介质以形成领域介质区域14，记忆体细胞100内的PMOS访问晶体管110、控制电容120及编程电容130通过领域介质区域14相互隔离；隔离沟槽10的顶角30正上方设有P+浮栅电极20，所述P+浮栅电极20位于栅介质层15上，并与隔离沟槽10的顶角30相对应分布，P+浮栅电极20的宽度能完全遮挡顶角30处较薄的氧化层，P+浮栅电极20为P导电类型的导电多晶硅，P+浮栅电极20上的电子为少子，这样当非挥发性记忆体存储电子时，由于P+浮栅电极20的存在，电子很难再通过顶角30处的氧化层漏电，从而提高了非挥发性记忆体的数据存储时间。
权利要求
1.一种与CMOS逻辑工艺兼容的非挥发性记忆体，包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞(100);其特征是所述半导体基板内的上部设有若干隔离沟槽(10)，所述隔离沟槽(10)内设置有隔离介质以形成领域介质区域(14);记忆体细胞(100)内的晶体管与电容通过领域介质区域(14)相互隔离；半导体基板的第一主面(32)上淀积有栅介质层(15)，所述栅介质层(15)覆盖隔离沟槽(10)的槽口并覆盖半导体基板的第一主面(32);隔离沟槽(10)的顶角(30)正上方设有P+浮栅电极(20)，所述P+浮栅电极(20)位于栅介质层(15)上，并与隔离沟槽(10)的顶角(30)相对应分布。
2.根据权利要求I所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述P+浮栅电极(20)为P导电类型的导电多晶硅。
3.根据权利要求I所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述半导体基板的材料包括硅，半导体基板为P导电类型基板(I)或N导电类型基板(39 )。
4.根据权利要求3所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述记忆体细胞(100)内的晶体管包括PMOS访问晶体管(110)，电容包括控制电容(120)及编程电容(130)，PMOS访问晶体管(110 )、控制电容(120 )及编程电容(130 )通过领域介质区域(14)相互隔离。
5.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述半导体基板为P导电类型基板(I)时，所述PMOS访问晶体管(110 )、控制电容(120 )及编程电容(130)通过P型导电类型基板(I)内的第二 N型区域(3)及第二 N型区域(3)上方的第三N型区域(4)与P型导电类型基板(I)相隔离。
6.根据权利要求4所述与CMOS逻辑工艺兼容的非挥发性记忆体，其特征是所述栅介质层(15)上设有浮栅电极(16)，所述浮栅电极(16)覆盖并贯穿PMOS访问晶体管(110)、控制电容(120)及编程电容(130)上方对应的栅介质层(15)，浮栅电极(16)的两侧淀积有侧面保护层(17)，侧面保护层(17)覆盖浮栅电极(16)的侧壁；PM0S访问晶体管(110)包括第一 N型区域(2)及位于所述第一 N型区域(2)内上部的P型源极区(13)与P型漏极区(21)，控制电容(120)包括第二 P型区域(5)及位于所述第二 P型区域(5)内上部的第一 P型掺杂区域(6)与第二 P型掺杂区域(9);编程电容(130)包括第三P型区域(31)及位于所述第三P型区域(31)内上部的第五P型掺杂区域(24)与第六P型掺杂区域(27);第一 P型掺杂区域(6)、第二 P型掺杂区域(9)、第五P型掺杂区域(24)、第六P型掺杂区域(27)、P型源极区(13)及P型漏极区(21)与上方的浮栅电极(16)相对应，并分别与相应的栅介质层(15)及领域介质区域(14)相接触。
7.—种与CMOS逻辑工艺兼容的非挥发性记忆体制备方法，其特征是，所述非挥发性记忆体的制备方法包括如下步骤 (A)、提供半导体基板，所述半导体基板包括第一主面(32)及第二主面(33); (B)、利用常规CMOS逻辑工艺，在半导体基板上形成所需的记忆体细胞(100)，半导体基板内设置若干隔离沟槽(10)，隔离沟槽(10)内生长隔离介质以形成领域介质区域(14)，所述领域介质区域(14)将记忆体细胞(100)内的晶体管与电容相互隔离； (C)、在半导体基板的第一主面上方淀积P+浮栅电极材料，并选择性地掩蔽和刻蚀P+浮栅电极材料，以在隔离沟槽(10)的顶角(30)正上方形成P+浮栅电极(20)。
8.根据权利要求7所述与CMOS逻辑工艺兼容的非挥发性记忆体制备方法，其特征是，所述步骤(B)中，形成记忆体细胞(100)过程包括如下步骤 (b)、在半导体基板的第一主面(32)上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一 N型区域(2)、第三N型区域(4)、第二 P型区域(5)及第三P型区域(31)，第一 N型区域(2)位于第二 P型区域(5)及第三P型区域(31)间，第三N型区域(4)位于第二 P型区域(5)及第三P型区域(31)的外侧； (C)、在上述半导体基板内进行沟槽刻蚀，以在半导体基板内形成所需的隔离沟槽(10)，并在隔离沟槽(10)内设置隔离介质，以在半导体基板内形成领域介质区域(14)，所述领域介质区域(14)从第一主面(32)向下延伸，并使得第三N型区域(4)、第二 P型区域(5)、第一 N型区域(2)及第三P型区域(31)的上部相互隔离； (d)、在上述半导体基板对应的第一主面(32)上淀积栅介质层(15)，所述栅介质层(15)覆盖半导体基板(I)的第一主面(32)； (e)、在上述半导体基板的第一主面(32)上淀积浮栅电极(16)，所述浮栅电极(16)覆盖于栅介质层(15)上并贯穿第二 P型区域(5)、第一 N型区域(2)及第三P型区域(31)上方对应的栅介质层(15)上； (f)、在上述栅介质层(15)上淀积第四阻挡层(37)，并选择性地掩蔽和刻蚀第四阻挡层(37)，以去除第一 N型区域(2)、第二 P型区域(5)及第三P型区域(31)上方对应覆盖浮栅电极(16)的第四阻挡层(37); (g)、在上述第四阻挡层(37)上方自对准注入P型杂质离子，在第二P型区域(5)内的上部得到第一 P型轻掺杂区域(8)及第ニ P型轻掺杂区域(11)，在第一 N型区域(2)内的上部得到第三P型轻掺杂区域(18)及第四P型轻掺杂区域(22)，并在第三P型区域(31)内的上部得到第五P型轻掺杂区域(26)与第六P型轻掺杂区域(28)； (h)、去除上述第四阻挡层(37)，并在第一主面(32)上淀积侧面保护材料，以在浮栅电极(16)的两侧形成侧面保护层(17)； (i)、在上述第一主面(32)上淀积第五阻挡层(38)，并选择性地掩蔽和刻蚀第五阻挡层(38)，以去除第二 P型区域(5)、第一 N型区域(2)及第三P型区域(31)上方对应淀积覆盖的第五阻挡层(38); (j)、在上述第五阻挡层(38)上方再次自对准注入P型杂质离子，在第二 P型区域(5)内的上部得到第一 P型重掺杂区域(7)及第ニ P型重掺杂区域(12)，在第一 N型区域(2)内的上部得到第三P型重掺杂区域(19)及第四P型重掺杂区域(23 )，并在第三P型重掺杂区域(31)内的上部得到第五P型重掺杂区域(25)与第六P型重掺杂区域(29)； (k)、去除第一主面(32)上的第五阻挡层(38)。
9.根据权利要求8所述与CMOS逻辑エ艺兼容的非挥发性记忆体制备方法，其特征是当所述步骤(A)中，半导体基板为P导电类型基板(I)时，所述步骤(b)包括 (bl)、在P导电类型基板(I)的第一主面(32)上淀积第一阻挡层(34)，并选择性地掩蔽和刻蚀所述第一阻挡层(34)，在第一阻挡层(34)上方自对准注入N型杂质离子，以在半导体基板(I)内得到第二 N型区域(3)； (b2)、去除上述P导电类型基板(I)对应第一主面(32)上的第一阻挡层(34)，并在第一主面(32)上淀积第二阻挡层(35)； (b3)、选择性地掩蔽和刻蚀第二阻挡层(35)，并在第二阻挡层(35)上方自对准注入N型杂质离子，以在半导体基板(I)内形成第一 N型区域(2)及第三N型区域(4)，第一 N型区域(2)及第三N型区域(4)均位于第二 N型区域(3)的上方； (b4)、去除上述P导电类型基板(I)对应第一主面(32)上的第二阻挡层(35)，并在第一主面(32)上淀积第三阻挡层(36)； (b5)、选择性地掩蔽和刻蚀第三阻挡层(36)，并在第三阻挡层(36)上方自对准注入P型杂质离子，以在第二 N型区域(3)上方形成第二 P型区域(5)及第三P型区域(31)，第二P型区域(5)与第三P型区域(31)间通过第一 N型区域(2)隔离。
10.根据权利要求8所述与CMOS逻辑工艺兼容的非挥发性记忆体制备方法，其特征是当所述步骤(A)中，半导体基板为N导电类型基板(39)时，所述步骤(b)包括 (Si)、在第一主面(32)上淀积第二阻挡层(35)，并选择性地掩蔽和刻蚀第二阻挡层(35)； (s2)、在上述第二阻挡层(35)的上方自对准注入N型杂质离子，以在N导电类型基板(39)内的上部得到所需的第一 N型区域(2)与第二 N型区域(4)； (S3)、去除第一主面(32)上的第二阻挡层(35)，并在第一主面(32)上淀积第三阻挡层(36)； (s4)、选择性地掩蔽和刻蚀第三阻挡层(36)，并在第三阻挡层(36)上方自对准注入P型杂质离子，以在N导电类型基板(39)内得到第二 P型区域(5)与第三P型区域(31)。
全文摘要
本发明涉及一种与CMOS逻辑工艺兼容的非挥发性记忆体及其制备方法，其包括半导体基板，所述半导体基板内的上部设有若干用于存储的记忆体细胞；所述半导体基板内的上部设有若干隔离沟槽，所述隔离沟槽内设置有隔离介质以形成领域介质区域；记忆体细胞内的晶体管与电容通过领域介质区域相互隔离；半导体基板的第一主面上淀积有栅介质层，所述栅介质层覆盖隔离沟槽的槽口并覆盖半导体基板的第一主面；隔离沟槽的顶角正上方设有P+浮栅电极，所述P+浮栅电极位于栅介质层上，并与隔离沟槽的顶角相对应分布。本发明能与CMOS逻辑工艺兼容，提高数据保留时间，提高非挥发性记忆体的使用可靠性。
文档编号H01L21/8247GK102709295SQ201210240370
公开日2012年10月3日 申请日期2012年7月11日 优先权日2012年7月11日
发明者方明, 方英娇 申请人:无锡来燕微电子有限公司