专利名称：一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及制备方法。
背景技术：
半导体集成电路技术是高科技和信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。
英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了 “摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格 贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断缩小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等方面极限的挑战。比如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越发明显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度。因此传统Si基工艺器件越来越难以满足设计的需要。为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。SOI (SiIicon-On-Insulator,绝缘衬底上的娃)技术是在顶层娃和背衬底之间引入了一层埋氧化层。通过在绝缘体上形成半导体薄膜，SOI材料具有了体硅所无法比拟的优点；实现了集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，因此可以说SOI将有可能成为深亚微米的低压、低功耗集成电路的主流技术。此外，SOI材料还被用来制造MEMS光开关，如利用体硅机械加工技术。
发明内容
本发明的目的在于利用在一个衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和双极晶体管，构成平面BiCMOS集成器件，以实现器件与集成电路性能的最优化。本发明的目的在于提供一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SOI双多晶SiGe HBT0进一步、PMOS器件采用量子阱结构。进一步、所有器件衬底为SOI材料。进一步、SiGe HBT器件的发射极和基极采用多晶硅材料。 进一步、SiGe HBT器件的基区为SiGe材料。本发明的另一目的在于提供一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件的制备方法，包括如下步骤第一步、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17cm-3的SOI衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长Si外延层，厚度为250 300nm，N型掺杂，掺杂浓度为I X IO16 I X IO17CnT3，作为集电区；第三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为10(T200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料第一层是SiGe层，Ge组分为15 25%，厚度为2(T60nm，P型掺杂，掺杂浓度为5X IO18 5X 1019cnT3，作为基区；第二层是未掺杂的本征Si层，厚度为l(T20nm ;第三层是未掺杂的本征Poly-Si层，厚度为200 300nm，作为基极和发射区；第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为IOOlOOnm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ；第五步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为20(T300nm的SiO2层和一层厚度为100 200鹽的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215 325nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层厚度为30(T500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 I X IO20Cm-3,形成基极接触区域；第八步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为I X IO17 5 X IO17CnT3,形成发射区；
第九步、光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1父1019 1\102°011-3，形成集电极接触区域。并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形成SiGe HBT器件；第十步、光刻MOS有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在该有源区连续生长两层材料第一层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ;第二层是厚度为3 5nm的本征弛豫型Si帽层；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积一层厚度为300 500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I 5X IO17CnT3 ;光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I 5 X IO17Cm-3 ； 第十二步、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为3 5nm的SiN层作为栅介质和一层厚度为300 500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22 350nm长的伪栅；第十三步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为 I 5 X IO18Cm 3 ；第十四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层厚度为5 15nm的SiO2层，利用干法刻蚀工艺，刻蚀掉表面的SiO2层，保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙；第十五步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第十六步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面；第十七步、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长一层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射一层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去；第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长一层SiO2层，光刻引线孔；第十九步、金属化、光刻NMOS器件和PMOS器件引线，形成漏极、源极和栅极以及SiGe HBT发射极、基极、集电极金属引线，构成导电沟道为22 350nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件。进一步、该制备方法中基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件制造过程中所涉及的最高温度根据第三步到第十九步中的化学汽相淀积(CVD)工艺温度决定，最闻温度小于等于800°C。进一步、基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。本发明的另一目的在于提供一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成电路的制备方法，包括如下步骤
步骤I，外延生长的实现方法为(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；
(Ie)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；(If)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Ig)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度IOnm的未掺杂的本征Si层；(Ih)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；步骤2，器件深槽隔离制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离；步骤3，集电极浅槽隔离制备的实现方法为(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离；步骤4，基极浅槽隔离制备的实现方法为(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离；步骤5，SiGe HBT形成的实现方法为(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为 I X IO19CnT3,形成基极；(5d)光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为I X IO17Cm-3,形成发射区；(5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极；(5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT ；步骤6，MOS有源区制备的实现方法为(6a)光刻MOS有源区；(6b)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为lX1016cm_3;(6c)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为3nm的本征弛豫型Si帽层；步骤7，NMOS器件和PMOS器件形成的实现方法为(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ；(7b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 I X IO17CnT3 ；(7c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ；(7d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层；(7e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶硅；(7f)光刻Poly-Si栅和栅介质，形成22nm长的伪栅；(7g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为I X IO18CnT3 ；(7h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为I X IO18CnT3 ；(7i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；
(7j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(7k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(71)将衬底在950°C温 度下，退火120s，进行杂质激活；步骤8，栅制备的实现方法为(8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；(Sb)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(Sc)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(8d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3)；(8e)在衬底表面派射一层金属鹤(W);(8f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去；步骤9，构成BiCMOS集成电路的实现方法为(9a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层SiO2层；(9b)光刻引线孔;(9c)金属化；(9d)光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极，SiGeHBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路。本发明具有如下优点:I.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构，有效地抑制了热载流子对器件性能的影响；2.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；3.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件采用了高K栅介质，提高了 MOS器件的栅控能力，增强了器件的电学性能；4.本发明制备基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件过程中涉及的最高温度为800°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；5.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damascene process),该工艺中使用了金属钨(W)作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性；6.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件中，双极器件采用SOI衬底，集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
图I是本发明提供的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SOI双多晶SiGe HBT0
作为本发明实施例的一优化方案，PMOS器件采用量子阱结构。作为本发明实施例的一优化方案，所有器件衬底为SOI材料。作为本发明实施例的一优化方案，SiGe HBT器件的发射极和基极采用多晶硅材料。作为本发明实施例的一优化方案，SiGe HBT器件的基区为SiGe材料。以下参照附图1，对本发明制备22 350nm沟道长度的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路的工艺流程作进一步详细描述。实施例I :制备沟道长度为22nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路，具体步骤如下步骤1，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(Ie)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；(If)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ；(Ig)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度IOnm的未掺杂的本征Si层；(Ih)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；
(2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；(2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层； (3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2,形成集电极浅
槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为I X IO19CnT3,形成基极；(5d)光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为I X IO17Cm-3,形成发射区；(5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极；(5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT0步骤6，MOS有源区制备。(6a)光刻MOS有源区；(6b)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为lX1016cm_3;(6c)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为3nm的本征弛豫型Si帽层。步骤7，NMOS器件和PMOS器件形成。(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ；(7b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 I X IO17CnT3 ；(7c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ； (7d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层；(7e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶硅；(7f)光刻Poly-Si栅和栅介质,形成22nm长的伪栅；(7g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为I X IO18CnT3 ；(7h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为I X IO18CnT3 ；(7i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(7j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(7k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(71)将衬底在950°C温度下，退火120s，进行杂质激活。步骤8，栅制备。(8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2层，SiO2厚度为300nm厚度；(Sb)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(Sc)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(8d)在衬底表面生长一层厚度为2nm的氧化镧(La2O3)；(8e)在衬底表面派射一层金属鹤(W);(8f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤9，构成BiCMOS集成电路。(9a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层SiO2层；(9b)光刻引线孔;(9c)金属化；(9d)光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极，SiGeHBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路。实施例2 :制备沟道长度为130nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为300nm，上层材料为掺杂浓度为5X IO16CnT3的N型Si，厚度为120nm ；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为5 X IO16CnT3 ；
(Ic)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(Id)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(Ie)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；(If )利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长一层厚度为40nm的SiGe层，作为基区，该层Ge组分为20%，掺杂浓度为I X1019cm_3 ；(Ig)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长一层厚度15nm的未掺杂的本征Si层；(Ih)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长一层厚度240nm的未掺杂的本征Poly-Si层。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5i!m的浅槽；(2d)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。
(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为240nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为150nm 的 SiN 层； (4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积一层厚度为400nm 的 SiO2 层；(5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为5 X IO19CnT3,形成基极；(5d)光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为3X1017CnT3，形成发射区；(5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5 X IO19CnT3,形成集电极；(5f)对衬底在1000°C温度下，退火60s，进行杂质激活，形成SiGe HBT0步骤6，MOS有源区制备。(6a)光刻MOS有源区；(6b)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为12nm的N型SiGe外延层，该层Ge组分为20%，掺杂浓度为3X 1016cm_3 ；(6c)利用化学汽相淀积(CVD)方法，在700°C，在有源区生长厚度为4nm的本征弛豫型Si帽层。步骤7，NMOS器件和PMOS器件形成。(7a)利用化学汽相淀积(CVD)方法，在700°C，在衬底上生长一层400nm的SiO2 ；(7b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 3 X IO17cnT3;(7c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为3 X IO17CnT3 ；(7d)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层厚度为4nm的SiN层；(7e)利用化学汽相淀积(CVD)方法，在700°C，在SiN层上生长一层400nm的多晶硅；(7f)光刻Poly-Si栅和栅介质,形成130nm长的伪栅；(7g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为3X IO18CnT3 ；
(7h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为3X IO18CnT3 ；(7i)在衬底表面，利用化学汽相淀积(CVD)方法，在700°C，生长一层SiO2，厚度为15nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(7j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(7k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(71)将衬底在1000°C温度下，退火60s，进行杂质激活。步骤8，栅制备。 (8a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2层，SiO2厚度为400nm厚度；(Sb)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平；(Sc)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(8d)在衬底表面生长一层厚度为4nm的氧化镧(La2O3)；(8e)在衬底表面派射一层金属鹤(W);(8f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤9，构成BiCMOS集成电路。(9a)利用化学汽相淀积(CVD)方法，在700°C，在表面生长一层SiO2层；(9b)光刻引线孔；(9c)金属化；(9d)光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极金属引线，SiGe HBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为130nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路。实施例3 :制备沟道长度为350nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路，具体步骤如下步骤I，外延生长。(Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为400nm，上层材料为掺杂浓度为I X IO17CnT3的N型Si，厚度为150nm ；(Ib)利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长一层厚度为300nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO17CnT3 ；(Ic)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(Id)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(Ie)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；(If)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长一层厚度为60nm的SiGe层，作为基区，该层Ge组分为25%，掺杂浓度为5 X1019cm_3 ；
(Ig)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长一层厚度20nm的未掺杂的本征Si层；(Ih)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长一层厚度300nm的未掺杂的本征Poly-Si层。步骤2，器件深槽隔离制备。(2a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(2b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5pm的浅槽； (2d)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2，形成器件深槽隔离。步骤3，集电极浅槽隔离制备。(3a)用湿法刻蚀掉表面的SiO2和SiN层；(3b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(3c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；(3e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成集电极浅槽隔离。步骤4，基极浅槽隔离制备。(4a)用湿法刻蚀掉表面的SiO2和SiN层；(4b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为300nm 的 SiO2 层；(4c)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为200nm 的 SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm的浅槽；(4e)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成基极浅槽隔离。步骤5，SiGe HBT 形成。(5a)用湿法刻蚀掉表面的SiO2和SiN层；(5b)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积一层厚度为500nm 的 SiO2 层；(5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为I X 102°cnT3,形成基极；(5d);光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为5X1017cm_3，形成发射区；
(5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X 102°cnT3,形成集电极；(5f)对衬底在1100°C温度下，退火15s，进行杂质激活，形成SiGe HBT0步骤6，MOS有源区制备。(6a)光刻MOS有源区；(6b)利用化学汽相淀积(CVD)方法，在750°C，在有源区生长厚度为15nm的N型SiGe外延层，该层Ge组分为30%，掺杂浓度为5X 1016cm_3 ； (6c)利用化学汽相淀积(CVD)方法，在750°C，在有源区生长厚度为5nm的本征弛豫型Si帽层。步骤7，NMOS器件和PMOS器件形成。(7a)利用化学汽相淀积(CVD)方法，在800°C，在衬底上生长一层500nm的SiO2 ；(7b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到 5 X IO17cnT3;(7c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为5 X IO17CnT3 ；(7d)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层厚度为5nm的SiN层；(7e)利用化学汽相淀积(CVD)方法，在800°C，在SiN层上生长一层500nm的多晶硅；(7f)光刻Poly-Si栅和栅介质，形成350nm长的伪栅；(7g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为5X IO18CnT3 ；(7h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为5X IO18CnT3 ；(7i)在衬底表面，利用化学汽相淀积(CVD)方法，在800°C，生长一层SiO2，厚度为5nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙；(7j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；(7k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；(71)将衬底在1100°C温度下，退火15s，进行杂质激活。步骤8，栅制备。(8a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2层，SiO2厚度为500nm厚度；(8b)利用氧化镧(CMP)方法，对表面进行平坦化至栅极水平；(Sc)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印；(8d)在衬底表面生长一层厚度为5nm的氧化镧(La2O3)；(8e)在衬底表面派射一层金属鹤(W);
(8f)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去。步骤9，构成BiCMOS集成电路。(9a)利用化学汽相淀积(CVD)方法，在800°C，在表面生长一层SiO2层；(9b)光刻引线孔;
(9c)金属化；(9d)光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极金属引线，SiGe HBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为350nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路。本发明实施例提供的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及制备方法具有如下优点I.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件结构中采用了轻掺杂源漏(LDD)结构，有效地抑制了热载流子对器件性能的影响；2.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件在PMOS器件结构中都采用了量子阱结构，能有效地把空穴限制在SiGe层内，减少了界面散射，提高了器件的频率、电流驱动能力等电学性能；3.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件采用了高K栅介质，提高了 MOS器件的栅控能力，增强了器件的电学性能；4.本发明制备基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件过程中涉及的最高温度为800°C，低于引起应变SiGe沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe沟道应力，提高集成电路的性能；5.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件中，在制备NMOS器件和PMOS器件栅电极时采用了金属栅镶嵌工艺(damascene process),该工艺中使用了金属钨(W)作为金属电极，降低了栅电极的电阻，提高了器件设计的灵活性和可靠性；6.本发明制备的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件中，双极器件采用SOI衬底，集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，其特征在于，NMOS器件和PMOS器件均为应变SiGe MOS器件，双极器件为SOI双多晶SiGe HBT器件。
2.根据权利要求I所述的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，其特征在干，PMOS器件采用量子阱结构。
3.根据权利要求I所述的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，其特征在于，所有器件衬底为SOI材料。
4.根据权利要求I所述的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，其特征在干，SiGe HBT器件的发射极和基极采用多晶硅材料。
5.根据权利要求I所述的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件，其特征在于，SiGe HBT器件的基区为SiGe材料。
6.一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一歩、选取氧化层厚度为15(T400nm，上层Si厚度为100 150nm，N型掺杂浓度为I X IO16 I X IO17CnT3 的 SOI 衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长Si外延层，厚度为250 300nm，N型掺杂，掺杂浓度为IXlO16- I X 1017cnT3，作为集电区； 第三歩、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料第一层是SiGe层，Ge组分为15 25%，厚度为2(T60nm，P型掺杂，掺杂浓度为5 X IO18 5 X 1019cnT3，作为基区；第ニ层是未掺杂的本征Si层，厚度为l(T20nm ;第三层是未掺杂的本征Poly-Si层，厚度为200 300nm，作为基极和发射区； 第四步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为10(T200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5 u m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在深槽内填充SiO2 ； 第五步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为100 200鹽的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为18(T300nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ; 第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层厚度为20(T300nm的SiO2层和ー层厚度为100 200鹽的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215 325nm的浅槽，利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ; 第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600 8000C，在衬底表面淀积ー层厚度为30(T500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为I X IO19 I X IO20Cm-3,形成基极接触区域； 第八步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为IX IO17 5 X IO17CnT3,形成发射区；第九步、光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为IXlO19 lX102°cnT3，形成集电极接触区域，并对衬底在950 1100°C温度下，退火15 120s，进行杂质激活，形 成SiGe HBT器件； 第十步、光刻MOS有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在该有源区连续生长两层材料第一层是厚度为10 15nm的N型SiGe外延层，该层Ge组分为15 30%，掺杂浓度为I 5 X IO16CnT3 ;第二层是厚度为3飞nm的本征弛豫型Si帽层； 第i^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在外延材料表面淀积ー层厚度为300 500nm的SiO2层；光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I 5X IO17CnT3 ;光刻NMOS器件有源区，利用离子注入エ艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I 5 X IO17Cm-3 ；第十二歩、利用湿法刻蚀，刻蚀掉表面的SiO2层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层厚度为3 5nm的SiN层作为栅介质和ー层厚度为300 500nm的本征Poly-Si层，光刻Poly-Si栅和栅介质，形成22 350nm长的伪栅； 第十三步、利用离子注入，分别对NMOS器件有源区和PMOS器件有源区进行N型和P型离子注入，形成N型轻掺杂源漏结构(N-LDD)和P型轻掺杂源漏结构(P-LDD)，掺杂浓度均为 I 5 X IO18Cm 3 ； 第十四歩、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层厚度为5 15nm的SiO2层,利用干法刻蚀エ艺,刻蚀掉表面的SiO2层,保留Poly-Si栅和栅介质侧面的SiO2，形成侧墙； 第十五步、光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区；光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区；将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第十六步、用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiO2，厚度为30(T500nm，利用化学机械抛光(CMP)技术，将SiO2平坦化到栅极表面； 第十七歩、利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印，在衬底表面生长ー层厚度为2 5nm的氧化镧(La2O3);在衬底表面派射ー层金属鹤(W),最后利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去； 第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，表面生长ー层SiO2层，光刻引线孔； 第十九步、金属化、光刻NMOS器件和PMOS器件引线，形成漏极、源极和栅极以及SiGeHBT发射极、基极、集电极金属引线，构成导电沟道为22 350nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件。
7.根据权利要求6所述的制备方法，其特征在干，该制备方法中基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件制造过程中所涉及的最高温度根据第三步到第十九步中的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。
8.根据权利要求6所述的制备方法，其特征在于，基区厚度根据第三步SiGe的外延层厚度来决定，取20 60nm。
9.一种基于SOI衬底的应变SiGe平面Si基BiCMOS集成电路的制备方法，其特征在于，包括如下步骤 步骤I，外延生长的实现方法为 (Ia)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2,厚度为150nm，上层材料为掺杂浓度为I X IO16CnT3的N型Si，厚度为IOOnm ； (Ib)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长一层厚度为250nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ； (Ic)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (Id)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (Ie)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域； (If)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15%，掺杂浓度为5 X IO18CnT3 ； (Ig)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度IOnm的未掺杂的本征Si层； (Ih)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层； 步骤2，器件深槽隔离制备的实现方法为 (2a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (2b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (2c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽； (2d)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，形成器件深槽隔离； 步骤3，集电极浅槽隔离制备的实现方法为 (3a)用湿法刻蚀掉表面的SiO2和SiN层； (3b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (3c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层； (3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为ISOnm的浅槽； (3e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成集电极浅槽隔离； 步骤4，基极浅槽隔离制备的实现方法为 (4a)用湿法刻蚀掉表面的SiO2和SiN层； (4b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为200nm的SiO2 层； (4c)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为IOOnm的SiN 层；(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽； (4e)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成基极浅槽隔离； 步骤5，SiGe HBT形成的实现方法为 (5a)用湿法刻蚀掉表面的SiO2和SiN层； (5b)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积一层厚度为300nm的SiO2 层； (5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为IX IO19cnT3，形成基极； (5d)光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为I X IO17Cm-3,形成发射 区； (5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为I X IO19CnT3,形成集电极； (5f)对衬底在950°C温度下，退火120s，进行杂质激活，形成SiGe HBT ； 步骤6，MOS有源区制备的实现方法为 (6a)光刻MOS有源区； (6b)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为IOnm的N型SiGe外延层，该层Ge组分为15%，掺杂浓度为IXlO16cnT3 ； (6c)利用化学汽相淀积(CVD)方法，在600°C，在有源区生长厚度为3nm的本征弛豫型Si帽层； 步骤7，NMOS器件和PMOS器件形成的实现方法为 (7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底上生长一层300nm的SiO2 ； (7b)光刻PMOS器件有源区，对PMOS器件有源区进行N型离子注入，使其掺杂浓度达到I X IO17Cm 3 ； (7c)光刻NMOS器件有源区，利用离子注入工艺对NMOS器件区域进行P型离子注入，形成NMOS器件有源区P阱，P阱掺杂浓度为I X IO17CnT3 ； (7d)利用化学汽相淀积(CVD)方法，在600°C，在表面生长一层厚度为3nm的SiN层； (7e)利用化学汽相淀积(CVD)方法，在600°C，在SiN层上生长一层300nm的多晶硅； (7f)光刻Poly-Si栅和栅介质，形成22nm长的伪栅； (7g)光刻NMOS器件有源区，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度为I X IO18CnT3 ； (7h)光刻PMOS器件有源区，对PMOS器件有源区进行P型离子注入，形成P型轻掺杂源漏结构(P-LDD)，掺杂浓度为I X IO18CnT3 ； (7i)在衬底表面，利用化学汽相淀积(CVD)方法，在600°C，生长一层SiO2，厚度为10nm，随后利用干法刻蚀工艺光刻掉多余的SiO2，保留栅极侧壁SiO2，形成侧墙； (7j)光刻出PMOS器件有源区，利用离子注入技术自对准形成PMOS器件的源漏区； (7k)光刻出NMOS器件有源区，利用离子注入技术自对准形成NMOS器件的源漏区； (71)将衬底在950°C温度下，退火120s，进行杂质激活； 步骤8，栅制备的实现方法为(8a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiO2层，SiO2厚度为300nm厚度； (Sb)利用化学机械抛光(CMP)方法，对表面进行平坦化至栅极水平； (Sc)利用湿法刻蚀将伪栅极完全去除，留下氧化层上的栅堆叠的自对准压印； (8d)在衬底表面生长ー层厚度为2nm的氧化镧(La2O3)； (8e)在衬底表面派射ー层金属鹤(W)； (Sf)利用化学机械抛光(CMP)技术将栅极区域以外的金属钨(W)及氧化镧(La2O3)除去; 步骤9，构成BiCMOS集成电路的实现方法为 (9a)利用化学汽相淀积(CVD)方法，在600°C，在表面生长ー层SiO2层； (9b)光刻引线孔； (9c)金属化； (9d)光刻引线，形成NMOS器件和PMOS器件漏极、源极和栅极，SiGe HBT双极晶体管发射极、基极、集电极金属引线，构成导电沟道为22nm的基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路。
全文摘要
本发明公开了一种制备基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及制备方法，其过程为SOI衬底上生长N-Si作为双极器件集电区，光刻基区，在基区区域生长P-SiGe、i-Si、i-Poly-Si，制备深槽隔离，形成发射极、基极和集电极，形成SiGe HBT器件；在衬底上生长应变SiGe材料，形成NMOS和PMOS器件有源区，制备伪栅，自对准生成NMOS和PMOS器件的源漏区，去除伪栅，制备栅极，光刻引线，构成基于SOI衬底的应变SiGe平面Si基BiCMOS集成器件及电路；该方法充分利用了SiGe材料空穴迁移率高于普通Si材料的特点，制备出SOI SiGe BiCMOS集成电路，使现有的模拟和数模混合集成电路性能获得大幅提高。
文档编号H01L21/28GK102738176SQ20121024428
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者周春宇, 宋建军, 宣荣喜, 张鹤鸣, 戴显英, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学