专利名称：一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法。
背景技术：
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。硅材料作为半导体材料应用经历了 50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子系统的需求。为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS 或者 SiGe BiCMOS 技术(Si BiCMOS 为 Si 双极晶体管BJT+Si CMOS, SiGe BiCMOS为SiGe异质结双极晶体管HBT+Si CMOS)。由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了 SiGe HBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用硅材料的选择性加应力技术制备BiCMOS，即混合晶面应变BiCMOS集成器件的制备。
发明内容
本发明的目的在于提供一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法，以实现在不改变现有设备和增加成本的条件下，制备出了基于SOI衬底和性能优异的混合晶面应变Si垂直沟道BiCMOS集成器件及电路。本发明的目的在于一种提供混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法，所述BiCMOS集成器件中NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道， 双极器件采用普通Si双极晶体管。进一步、所述NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。进一步、所述PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。进一步、所述NMOS器件制备在晶面为(100)的SOI衬底上，PMOS器件制备在晶面为(110)的衬底上。进一步、衬底上双极器件采用体Si材料制备。进一步、所述BiCMOS集成器件衬底为SOI材料。本发明的另一目的在于提供一种混合晶面应变Si垂直沟道BiCMOS集成器件的制备方法，包括如下步骤第一步、选取两片N型掺杂的Si片，其中一片晶面为(110)，一片晶面为(100)，两片掺杂浓度均为I 5 X IO1W,对两片Si片表面进行氧化，氧化层厚度为0. 5 I ii m ;将晶面为(100)的一片作为上层基体材料，并在该基体材料中注入氢，将晶面为(110)的一片作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100 200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、在衬底表面热氧化一层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3飞的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第四步、光刻双极器件有源区，外延生长一层掺杂浓度为IX IO16 lX1017cm_3的Si层，厚度为2 3 i! m，作为集电区；第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质,形成掺杂浓度为I X IO19 I X 102°cnT3的重掺杂集电极；第六步、在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为IX IO18 5X IO18CnT3的基区；第七步、在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为5 X IO19 5 X 102°cnT3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；第八步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为I. 5 2. 5 iim的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 7500C，在(110)晶面衬底的PMOS器件有源区上选择性外延生长七层材料第一层是N型Si缓冲层，厚度为I. 5 2. 5 ii m，该层将深槽填满，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为1.5 2iim的N型SiGe渐变层，底部Ge组分是0 %，顶部Ge组分是15 25 %，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 IOX 102°cm_3，作为PMOS器件的漏区；第四层是厚度为3 5nmP型应变Si层，掺杂浓度为I 5X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层；第五层是厚度为22 45nm的N型应变Si作为沟道区，掺杂浓度为5X IO16 5X IO17CnT3 ;第六层是厚度 为3 5nm的P型应变Si层，掺杂浓度为I 5 X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；第七层是Ge组分为15 25%，厚度为200 400nm的P型SiGe，掺杂浓度为5 IOX 1019cnT3，作为PMOS器件的源区；第九步、光刻NMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X 1015cm_3，第二层是厚度为I. 5 2 y m的P型SiGe渐变层，底部Ge组分是0，顶部Ge组分是15 25%，掺杂浓度为I 5 X 1015cm_3，第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为I 5 X IO1W3,第四层是厚度为15 20nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道；第十步、利用干法刻蚀工艺，在PMOS器件源、漏隔离区刻蚀出深度为0. 3 0. 5 iim的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第^^一步、在衬底表面利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 3 0. 7 ii m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-SiGe，形成漏连接区；第十二步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0. 5 0. 9 y m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；第十三步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100 300nm，Ge组分为10 30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I 5X IO18CnT3的N型轻掺杂源漏结构(N-LDD);在整个衬底淀积一厚度为3 5nm的SiO2层，干法刻蚀掉这层SiO2,作为NMOS器件栅极侧墙，形成NMOS器件栅极；
第十四步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到I 5X102°cm_3 ；第十五步、光刻引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触，溅射金属，光刻引线，构成导电沟道为22 45nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件。进一步、PMOS器件沟道长度根据第三步淀积的N型应变Si层层厚度确定，取22 45nm, NMOS器件沟道长度由光刻工艺控制。进一步、该制备方法中所涉及的最高温度根据第七到十三步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800°C。本发明的另一目的在于提供一种混合晶面应变Si垂直沟道BiCMOS集成电路的制备方法，包括如下步骤步骤1，SOI衬底材料制备的实现方法为(Ia)选取N型掺杂浓度为lX1015cm_3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 i! m，作为上层基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为IXlO15Cnr3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 m，作为下层基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构；步骤2，隔离区制备的实现方法为(2a)衬底表面热氧化一层厚度为300nm的SiO2层；(2b)去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO16cnT3的Si层，厚度为2iim,作为集电区；(2c)在衬底表面热氧化一层厚度为300nm的SiO2层；(2d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3 U m的深槽；(2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ；(2f)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
步骤3，双极器件基区与发射区制备的实现方法为(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为IXlO19Cnr3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在8000C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5 X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层；步骤4，PMOS器件有源区制备的实现方法为(4a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为
I.5um的深槽，将氧化层刻透；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(4d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X 1019cm_3，作为PMOS器件的漏区；(4e)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层7a，掺杂浓度为I X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(4f)利用化学汽相淀积(CVD)方法，在600°C，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5X 1016cm_3，作为PMOS器件的沟道；(4g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层7b，掺杂浓度为I X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；(4h)利用化学汽相淀积(CVD)方法，在600°C，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X 1019cm_3，作为PMOS器件的源区；步骤5，NMOS器件有源区制备的实现方法为(5a )光刻NMOS器件有源区；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(5c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的P型Ge组分梯形分布的SiGe,底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(5d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为IX IO16cnT3 ；(5e)利用化学汽相淀积(CVD)方法，在600°C，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道；步骤6，浅槽隔离制备的实现方法为(6a)利用干法刻蚀工艺，在隔离区刻蚀出深度为0. 3 ii m的浅槽；(6b)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2 ;
(6c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；步骤7，PMOS器件漏连接区制备制备的实现方法为(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面连续淀积一层SiO2和一层 SiN;(7b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 3 ii m漏沟槽；(7c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧
壁隔离；(7d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区；步骤8，PMOS栅连接区制备的实现方法为(Sa)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0. 5 y m栅沟槽；(8b)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；(8c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO20Cm^3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；步骤9，NMOS器件制备的实现方法为(9a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；(9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层Poly-SiGe，厚度为IOOnm, Ge组分为10% ；(9c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)；(9e)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；(9f)在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到I X IO20Cm-3,形成NMOS器件；步骤10，构成BiCMOS集成电路制备的实现方法为(IOa)光刻出引线窗口；(IOb)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；(IOc)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成CMOS导电沟道为22nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件及电路。本发明具有如下优点:
I.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件采用了混合晶面衬底技术，即在同一个衬底片上分布有(100)和(110)这两种晶面，在(100)晶面上对于应变SiPMOS器件是压应变，其空穴的迁移率高于体Si材料，而在(I 10)晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件；2.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了 BiCMOS器件与集成电路电学性能；3.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件中采用了 SOI衬底，降低了器件与电路的功耗和开启电压，提高了器件与电路的可靠性；4.本发明制备混合晶面应变Si垂直沟道BiCMOS器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度； 5.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件过程中涉及的最高温度为800°C，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提闻集成电路的性能；6.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；7.本发明制备的混合晶面应变Si垂直沟道BiCMOS中，为了有效抑制短沟道效应，引入轻掺杂源漏(LDD)工艺，提高了器件性能；8.本发明制备的混合晶面应变Si垂直沟道BiCMOS结构中，采用了高K值的HfO2作为栅介质，提高了器件的栅控能力，增强了器件的电学性能；9.本发明制备的混合晶面应变Si垂直沟道BiCMOS中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。
图I是本发明提供的混合晶面应变Si垂直沟道BiCMOS集成器件制备方法的实现流程图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了一种混合晶面应变Si垂直沟道BiCMOS集成器件，所述BiCMOS集成器件NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道，采用普通Si双极晶体管。作为本发明实施例的一优化方案，所述NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。作为本发明实施例的一优化方案，所述PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。作为本发明实施例的一优化方案，所述NMOS器件制备在晶面为(100)的SOI衬底上，PMOS器件制备在晶面为(110)的衬底上。作为本发明实施例的一优化方案，衬底上双极器件采用体Si材料制备。作为本发明实施例的一优化方案，所述BiCMOS集成器件衬底为SOI材料。以下参照附图1，对本发明混合晶面应变Si垂直沟道BiCMOS集成器件及电路的制 备工艺流程作进一步详细描述。实施例I :制备22nm混合晶面应变Si垂直沟道BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。(Ia)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 ii m，作为上层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 y m，作为下层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350°C温度下实现键合；(Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，隔离区制备。(2a)在衬底表面热氧化一层厚度为300nm的SiO2层；(2b)去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO16cnT3的Si层，厚度为2iim,作为集电区；(2c)在衬底表面热氧化一层厚度为300nm的SiO2层；(2d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3 u m的深槽；(2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ；(2f)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件基区与发射区制备。(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为IXlO19Cnr3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在8000C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区；
(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5 X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层。步骤4，PMOS器件有源区制备。(4a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为
I.5um的深槽，将氧化层刻透；(4b)利用化学汽相淀积(CVD)的方法，在600°〇，在深槽内沿(110)晶面生长一层厚度为I. 5 ii m的N型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为 I X IO15Cm 3 ；(4d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X 1019cm_3，作为PMOS器件的漏区；(4e)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层7a，掺杂浓度为I X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(4f)利用化学汽相淀积(CVD)方法，在600°C，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5X 1016cm_3，作为PMOS器件的沟道；(4g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为IX 1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层；(4h)利用化学汽相淀积(CVD)方法，在600°C，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5X 1019cm_3，作为PMOS器件的源区。步骤5，NMOS器件有源区制备。(5a)光刻NMOS器件有源区；(5b)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ；(5c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15Cm 3 ；(5d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为IX IO16cnT3 ；(5e)利用化学汽相淀积(CVD)方法，在600°C，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5X 1016cm_3，作为NMOS器件的沟道。步骤6，浅槽隔离制备。(6a)利用干法刻蚀工艺，在隔离区刻蚀出深度为0. 3iim的浅槽；(6b)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2 ;(6c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离。步骤7，PMOS器件漏连接区制备。(7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面连续淀积一层SiO2和一层 SiN;(7b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 3 ii m漏沟槽；(7c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧
壁隔离； (7d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤8，PMOS器件栅连接区制备。(Sa)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0. 5 y m栅沟槽；(8b)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；(8c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO20Cm^3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。步骤9，NMOS器件制备。(9a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；(9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层Poly-SiGe，厚度为IOOnm, Ge组分为10% ；(9c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)；(9e)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；(9f)在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到I X IO20Cm-3,形成NMOS器件。步骤10，构成BiCMOS集成电路。(IOa)光刻引线窗口 ；(IOb)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；(IOc)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为22nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件及电路。实施例2 :制备30nm混合晶面应变Si垂直沟道BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。(Ia)选取N型掺杂浓度为3 X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 75 u m,作为上层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为3X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 75 u m，作为下层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；(Id)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在400°C温度下实现键合；(Ie)将键合后的基片温度升高150°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光，形成SOI结构。
步骤2，隔离区制备。(2a)在衬底表面热氧化一层厚度为400nm的SiO2层；(2b)去除表面多余的氧化层，外延生长一层掺杂浓度为5 X IO16CnT3的Si层，厚度为2.5 iim，作为集电区；(2c)在衬底表面热氧化一层厚度为400nm的SiO2层；(2d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4pm的深槽；(2e)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2 ；(2f)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件基区与发射区制备。(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在900°C，退火45min激活杂质，形成掺杂浓度为5X1019cnT3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在900°C，退火45min激活杂质，形成掺杂浓度为3 X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在9000C，退火45min激活杂质，成掺杂浓度为I X 102°cm_3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积一 SiO2层。步骤4，PMOS器件有源区制备。(4a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为2um的深槽，将氧化层刻透；(4b)利用化学汽相淀积(CVD)的方法，在7001，在深槽内沿(110)晶面生长一层厚度为2 ii m的N型Si缓冲层，掺杂浓度为3 X IO15CnT3 ；(4c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为I. 75 ii m的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20 %，掺杂浓度为3 X IO15Cm 3 ；(4d)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为8 X 1019cnT3，作为PMOS器件的漏区；(4e)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的P型应变Si层7a，掺杂浓度为3 X IO1W3,作为第一 P型轻掺杂源漏结构(P-LDD)层；(4f)利用化学汽相淀积(CVD)方法，在700°C，在漏区上生长一层厚度为30nm的N型应变Si层，掺杂浓度为I X 1017cm_3，作为PMOS器件的沟道；(4g)利用化学汽相淀积(CVD)的方法，在700°C，在衬底上生长厚度为4nm的P型应变Si层，掺杂浓度为3X 1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层；(4h)利用化学汽相淀积(CVD)方法，在700°C，在应变Si层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为8X 1019cm_3，作为PMOS器件的源区。步骤5，NMOS器件有源区制备。(5a )光刻NMOS器件有源区；(5b)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区(100)晶面生 长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3 X IO15CnT3 ；(5c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上生长一层厚度为I. 75 ii m的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(5d)利用化学汽相淀积(CVD)的方法，在700°C，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为3 X IO16cnT3 ；(5e)利用化学汽相淀积(CVD)方法，在700°C，再生长一层厚度为17nm的P型应变Si层，掺杂浓度为IX 1017cm_3，作为NMOS器件的沟道。步骤6，浅槽隔离制备。(6a)利用干法刻蚀工艺，在隔离区刻蚀出深度为0. m的浅槽；(6b)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2 ;(6c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离。步骤7，PMOS器件漏连接区制备。(7a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面连续淀积一层SiO2和一层 SiN;(7b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 5 ii m漏沟槽；(7c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧
壁隔离；(7d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3X IO2W的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤8，PMOS器件栅连接区制备。(Sa)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0. 7 y m栅沟槽；(8b)利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为PMOS器件栅介质层；(8c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X IO2W的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。步骤9，NMOS器件制备。(9a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为NMOS器件栅介质层；(9b)利用化学汽相淀积(CVD)方法，在700°C，在栅介质层上淀积一层本征Poly-SiGe，厚度为 200nm，Ge 组分为 20% ；(9c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为3 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)； (9e)利用化学汽相淀积(CVD)方法，在700°C，在整个衬底上淀积一厚度为4nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；(9f)在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到3X 102°cm_3，形成NMOS器件。步骤10，构成BiCMOS集成电路。(IOa)光刻引线窗口；(IOb)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；(IOc)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为30nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件及电路。实施例3 :制备45nm混合晶面应变Si垂直沟道BiCMOS集成器件及电路，具体步骤如下步骤1，SOI衬底材料制备。(Ia)选取N型掺杂浓度为5X1015cm_3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为I Pm，作为上层的基体材料，并在该基体材料中注入氢；(Ib)选取N型掺杂浓度为5X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为I Pm，作为下层有源层的基体材料；(Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；( Id)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在480°C温度下实现键合；(Ie)将键合后的基片温度升高100°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构。步骤2，隔离区制备。(2a)在衬底表面热氧化一层厚度为500nm的SiO2层；(2b)去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO17cnT3的Si层，厚度为3iim,作为集电区；(2c)在衬底表面热氧化一层厚度为500nm的SiO2层；
(2d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5 U m的深槽；(2e)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2 ；(2f)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离。步骤3，双极器件基区与发射区制备。(3a)光刻集电区接触区，对集电区进行N型杂质的注 入，并在950°C，退火30min激活杂质，形成掺杂浓度为IXlO2ciCnT3的重掺杂集电极；(3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在950°C，退火30min激活杂质，形成掺杂浓度为5 X IO18CnT3的基区；(3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在950°C，退火30min激活杂质，成掺杂浓度为5X 102°cm_3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积一 SiO2层。步骤4，PMOS器件有源区制备。(4a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为
2.5um的深槽，将氧化层刻透；(4b)利用化学汽相淀积(CVD)的方法，在750°〇，在深槽内沿(110)晶面生长一层厚度为2. 5 ii m的N型Si缓冲层，掺杂浓度为5 X IO15CnT3 ；(4c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上生长一层厚度为2 ii m的N型Ge组分梯形分布的SiGe5，底部Ge组分为0%，顶部为25 %，掺杂浓度为5 X IO15Cm 3 ；(4d)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为I X 102°cnT3，作为PMOS器件的漏区；(4e)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层；(4f)利用化学汽相淀积(CVD)方法，在750°C，在漏区上生长一层厚度为45nm的N型应变Si层，掺杂浓度为5X 1017cm_3，作为PMOS器件的沟道；(4g)利用化学汽相淀积(CVD)的方法，在750°C，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5X 1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层；(4h)利用化学汽相淀积(CVD)方法，在750°C，在应变Si层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为I X 102°cm_3，作为PMOS器件的源区。步骤5，NMOS器件有源区制备。(5a )光刻NMOS器件有源区；(5b)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区(100)晶面生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5 X IO15CnT3 ；(5c)利用化学汽相淀积(CVD)的方法，在750 °C，在Si缓冲层上生长一层厚度为2 iim的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为25%，掺杂浓度为5 X IO15Cm 3 ；(5d)利用化学汽相淀积(CVD)的方法，在750°C，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为5 X IO16CnT3 ；(5e)利用化学汽相淀积(CVD)方法，在750°C，再生长一层厚度为20nm的P型应变Si层12，掺杂浓度为5X 1017cm_3，作为NMOS器件的沟道。步骤6，浅槽隔离制备。(6a)利用干法刻蚀工艺，在隔离区刻蚀出深度为0. 5 ii m的浅槽；(6b)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2 ;(6c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离。步骤7，PMOS器件漏连接区制备。
(7a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面连续淀积一层SiO2和一层 SiN;(7b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 7 ii m漏沟槽；(7c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧
壁隔离；(7d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5X IO2W的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤8，PMOS器件栅连接区制备。(Sa)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0. 9 y m栅沟槽；(8b)利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积厚度为IOnm的高介电常数的HfO2层，作为PMOS器件栅介质层；(8c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5 X IO2W的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。步骤9，NMOS器件制备。(9a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积厚度为IOnm的高介电常数的HfO2层，作为NMOS器件栅介质层；(9b)利用化学汽相淀积(CVD)方法，在800°C，在栅介质层上淀积一层本征Poly-SiGe，厚度为 300nm，Ge 组分为 30% ；(9c)刻蚀 Poly-SiGe、HfO2 层，形成栅极；(9d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)；(9e)利用化学汽相淀积(CVD)方法，在800°C，在整个衬底上淀积一厚度为5nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧壁，形成NMOS器件栅极；(9f)在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到5X 102°cm_3，形成NMOS器件。步骤10，构成BiCMOS集成电路。(IOa)光刻引线窗口；
(IOb)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触；(IOc)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成导电沟道为45nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件及电路。本发明实施例提供的混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法具有如下优点I.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件采用了混合晶面衬底技术，即在同一个衬底片上分布有(100)和(110)这两种晶面，在(100)晶面上对于应变SiPMOS器件是压应变，其空穴的迁移率高于体Si材料，而在(I 10)晶面上对于应变Si NMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体Si CMOS器件； 2.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了 BiCMOS器件与集成电路电学性能；3.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件中采用了 SOI衬底，降低了器件与电路的功耗和开启电压，提高了器件与电路的可靠性；4.本发明制备混合晶面应变Si垂直沟道BiCMOS器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；5.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件过程中涉及的最高温度为800°C，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提闻集成电路的性能；6.本发明制备的混合晶面应变Si垂直沟道BiCMOS器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；7.本发明制备的混合晶面应变Si垂直沟道BiCMOS中，为了有效抑制短沟道效应，引入轻掺杂源漏(LDD)工艺，提高了器件性能；8.本发明制备的混合晶面应变Si垂直沟道BiCMOS结构中，采用了高K值的HfO2作为栅介质，提高了器件的栅控能力，增强了器件的电学性能；9.本发明制备的混合晶面应变Si垂直沟道BiCMOS中，双极器件采用SOI衬底的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，所述BiCMOS集成器件中NMOS器件为应变Si平面沟道，PMOS器件为应变Si垂直沟道，双极器件采用普通Si双极晶体管。
2.根据权利要求I所述的混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，所述NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
3.根据权利要求I所述的混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，所述PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
4.根据权利要求I所述的混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，所述NMOS器件制备在晶面为(100)的SOI衬底上，PMOS器件制备在晶面为(110)的衬底上。
5.根据权利要求I所述的混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，衬底上双极器件采用体Si材料制备。
6.根据权利要求I所述的混合晶面应变Si垂直沟道BiCMOS集成器件，其特征在于，所述BiCMOS集成器件衬底为SOI材料。
7.一种混合晶面应变Si垂直沟道BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 弟一步、选取两片N型惨杂的Si片，其中一片晶面为(110), —片晶面为(100),两片惨杂浓度均为I 5X1015cm_3，对两片Si片表面进行氧化，氧化层厚度为0. 5 Iym ;将晶面为(100)的一片作为上层基体材料，并在该基体材料中注入氢，将晶面为(110)的一片作为下层基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光； 第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100 200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底； 第三步、在衬底表面热氧化一层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3飞iim的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 第四步、光刻双极器件有源区，外延生长一层掺杂浓度为IXlO16 IXlO17cnT3的Si层，厚度为2 3 ii m，作为集电区； 第五步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质,形成掺杂浓度为I X IO19 I X 102°cnT3的重掺杂集电极； 第六步、在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为I X IO18 5 X IO18CnT3的基区； 第七步、在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800 950°C，退火30 90min激活杂质，形成掺杂浓度为5 X IO19 5 X 102°cnT3的重掺杂发射区，在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层； 第八步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为I. 5 2. 5 ii m的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 7500C，在(110)晶面衬底的PMOS器件有源区上选择性外延生长七层材料第一层是N型Si缓冲层，厚度为I. 5 2. 5 ii m，该层将深槽填满，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为1.5 2iim的N型SiGe渐变层，底部Ge组分是0 %，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5 IOX 102°cm_3，作为PMOS器件的漏区；第四层是厚度为3 5nmP型应变Si层，掺杂浓度为I 5X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层；第五层是厚度为22 45nm的N型应变Si作为沟道区，掺杂浓度为5X IO16 5X IO17CnT3 ;第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5 X IO1W3,作为第二 P型轻掺杂源漏结构(P-LDD)层；第七层是Ge组分为15 25%，厚度为200 400nm的P型SiGe，掺杂浓度为5 IOX 1019cnT3，作为PMOS器件的源区； 第九步、光刻NMOS器件有源区，利用化学汽相淀积(CVD)方法，在600 750°C，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X 1015cm_3，第二层是厚度为I. 5 2 y m的P型SiGe渐变层，底部Ge组分是0，顶部Ge组分是15 25%，掺杂浓度为I 5 X 1015cm_3，第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为I 5 X 1016cm_3，第四层是厚度为15 20nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道； 第十步、利用干法刻蚀工艺，在PMOS器件源、漏隔离区刻蚀出深度为0. 3 0. 5iim的浅槽；再利用化学汽相淀积(CVD)方法，在600 80(TC，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 第i^一步、在衬底表面利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 3 0. 7 ii m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2,形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-SiGe，形成漏连接区； 第十二步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0. 5 0. 9 ii m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件； 第十三步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 4000C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100 300nm，Ge组分为10 30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD);在整个衬底淀积一厚度为3 5nm的SiO2层，干法刻蚀掉这层SiO2,作为NMOS器件栅极侧墙，形成NMOS器件栅极； 第十四步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到I 5X102°cm_3 ； 第十五步、光刻引线窗口，在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成器件金属接触，溅射金属，光刻引线，构成导电沟道为22 45nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件。
8.根据权利要求7所述的方法，其特征在于，PMOS器件沟道长度根据第三步淀积的N型应变Si层层厚度确定，取22 45nm，NMOS器件沟道长度由光刻工艺控制。
9.根据权利要求7所述的方法，其特征在于，该制备方法中所涉及的最高温度根据第七到十四步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800°C。
10.一种混合晶面应变Si垂直沟道BiCMOS集成电路的制备方法，其特征在于，包括如下步骤 步骤1，SOI衬底材料制备的实现方法为 (Ia)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0. 5 ii m，作为上层基体材料，并在该基体材料中注入氢； (Ib)选取N型掺杂浓度为I X IO15CnT3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0. 5 ii m,作为下层基体材料； (Ic)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理； (Id)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350°C温度下实现键合； (Ie)将键合后的基片温度升高200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOnm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构； 步骤2，隔离区制备的实现方法为 (2a)衬底表面热氧化一层厚度为300nm的SiO2层； (2b)去除表面多余的氧化层，外延生长一层掺杂浓度为IXlO16cnT3的Si层，厚度为2iim,作为集电区； (2c)在衬底表面热氧化一层厚度为300nm的SiO2层； (2d)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3pm的深槽； (2e)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2 ； (2f)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离； 步骤3，双极器件基区与发射区制备的实现方法为 (3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为IXlO19Cnr3的重掺杂集电极； (3b)在衬底表面热氧化一 SiO2层，光刻基区，对基区进行P型杂质的注入，并在800°C，退火90min激活杂质，形成掺杂浓度为I X IO18CnT3的基区； (3c)在衬底表面热氧化一 SiO2层，光刻发射区，对衬底进行N型杂质的注入，并在800°C，退火90min激活杂质，成掺杂浓度为5 X IO19CnT3的重掺杂发射区，构成双极晶体管；(3d)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积一 SiO2层； 步骤4，PMOS器件有源区制备的实现方法为 (4a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为I. 5 y m的深槽，将氧化层刻 透；(4c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15CnT3 ；(4d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15 %，掺杂浓度为5 X 1019cnT3，作为PMOS器件的漏区； (4e)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为第一 P型轻掺杂源漏结构(P-LDD)层； (4f)利用化学汽相淀积(CVD)方法，在600°C，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5X 1016cm_3，作为PMOS器件的沟道； (4g)利用化学汽相淀积(CVD)的方法，在600°C，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为第二 P型轻掺杂源漏结构(P-LDD)层； (4h)利用化学汽相淀积(CVD)方法，在600°C，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5 X 1019cm_3，作为PMOS器件的源区； 步骤5，NMOS器件有源区制备的实现方法为 (5a)光刻NMOS器件有源区； (5b)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为I X IO15CnT3 ； (5c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上生长一层厚度为I. 5 ii m的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为I X IO15CnT3 ；(5d)利用化学汽相淀积(CVD)的方法，在600°C，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为IX IO16cnT3 ； (5e)利用化学汽相淀积(CVD)方法，在600°C，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5 X 1016cm_3，作为NMOS器件的沟道； 步骤6，浅槽隔离制备的实现方法为 (6a)利用干法刻蚀工艺，在隔离区刻蚀出深度为0. 3 的浅槽； (6b)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2 ; (6c)用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离； 步骤7，PMOS器件漏连接区制备制备的实现方法为 (7a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面连续淀积一层SiO2和一层SiN ； (7b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 3 ii m漏沟槽； (7c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；(7d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区； 步骤8，PMOS栅连接区制备的实现方法为 (8a)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0. 5 ii m栅沟槽； (8b)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层； (8c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件； 步骤9，NMOS器件制备的实现方法为 (9a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层； (9b)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积一层Poly-SiGe，厚度为IOOnm, Ge组分为10% ； (9c)刻蚀Poly-SiGe、HfO2层，形成栅极； (9d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为I X IO18CnT3的N型轻掺杂源漏结构(N-LDD)； (9e)利用化学汽相淀积(CVD)方法，在600°C，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留匪OS器件栅极侧墙，形成NMOS器件栅极； (9f )在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到I X IO20Cm-3,形成NMOS器件； 步骤10，构成BiCMOS集成电路制备的实现方法为 (IOa)光刻引线窗口 ； (IOb)在整个衬底上溅射一层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多 余的金属，形成器件金属接触； (IOc)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，最终构成CMOS导电沟道为22nm的具有混合晶面应变Si垂直沟道BiCMOS集成器件及电路。
全文摘要
本发明公开了一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法。其过程为制备一片SOI衬底，上层基体材料为(100)晶面，下层基体材料为(110)晶面；在衬底片上生长N型Si外延，制备深槽隔离，在双极器件区域制造常规的Si双极晶体管；在PMOS器件有源区刻蚀出深槽，选择性生长应变Si PMOS器件有源层，在该有源层上制备垂直沟道的压应变PMOS器件；在NMOS器件有源区刻蚀出深槽，选择性生长应变Si NMOS器件有源层，在该外延层上制备平面沟道的张应变NMOS器件。本发明充分利用应变Si材料迁移率高于体Si材料和应变Si材料应力与迁移率各向异性的特点，基于SOI衬底，制备出了性能优异的混合晶面应变Si垂直沟道BiCMOS集成器件及电路。
文档编号H01L21/84GK102723341SQ20121024442
公开日2012年10月10日 申请日期2012年7月16日 优先权日2012年7月16日
发明者吕懿, 宋建军, 宣荣喜, 张鹤鸣, 王斌, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学