专利名称：双层隔离混合晶向应变纳米线mosfet的制作方法
技术领域：
本发明涉及半导体场效应晶体管技术领域，尤其涉及一种双层隔离混合晶向应变纳米线MOSFET。
背景技术：
通过缩小晶体管的尺寸来提高芯片的工作速度 和集成度、减小芯片功耗密度一直是微电子工业发展所追求的目标。在过去的四十年里，微电子工业发展一直遵循着摩尔定律。当前，场效应晶体管的物理栅长已接近20nm，栅介质也仅有几个氧原子层厚，通过缩小传统场效应晶体管的尺寸来提高性能已面临一些困难，这主要是因为小尺寸下短沟道效应和棚极漏电流使晶体管的开关性能变坏。纳米线场效应晶体管(NWFET，Nanowire MOSFET)有望解决这一问题。一方面，小的沟道厚度和宽度使NWFET的栅极更接近于沟道的各个部分，有助于晶体管栅极调制能力的增强，而且它们大多采用围栅结构，栅极从多个方向对沟道进行调制，能够进一步增强调制能力，改善亚阈值特性。因此，NWFET可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，NWFET利用自身的细沟道和围栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，有望减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。基于以上优势，NWFET越来越受到科研人员的关注。由于Si材料和工艺在半导体工业中占有主流地位，与其他材料相比，硅纳米线场效应晶体管(SiNWFET)的制作更容易与当前工艺兼容。NWFET的关键工艺是纳米线的制作，可分为自上而下和自下而上两种工艺路线。对于Si纳米线的制作，前者主要利用光刻(光学光刻或电子束光刻)和刻蚀(ICP、RIE亥|J蚀或湿法腐蚀)工艺，后者主要基于金属催化的气-液-固(VLS)生长机制，生长过程中以催化剂颗粒作为成核点。目前，自下而上的工艺路线制备的硅纳米线由于其随机性而不太适合SiNWFET的制备，因此目前的硅纳米线场效应晶体管中的SiNW主要是通过自上而下的工艺路线制备。同时，现有的纳米线场效应晶体管也有其自身的缺陷。美国专利US20112011/0254058 AI、US20 1120 11/0254099 Al、US20112011/0254101 AUUS20110254013 Al等公开了混合CMOS场效应晶体管的结构示意图。但这些专利的NMOS和PMOS共用同一栅极层，只能实现钳位式的CMOS结构，无法实现NMOS和PMOS分离结构，而实际CMOS电路中具有大量NMOS和PMOS分离结构；无法针对NMOS和PMOS分别进行栅极功函数调节和栅极电阻率调节；在工艺上很难实现针对NMOS和PMOS分别进行源漏离子注入。针对上述情况，有关技术人员提出了一种上下双层结构的纳米线场效应晶体管，但不能完全的解决上述问题。低温键合技术基本流程包括硅片常规清洗、化学或等离子体活化处理、亲水处理、室温贴合和低温退火((500C)。最核心的问题是降低退火温度后键合强度能否得到保证。硅片表面总存在氧化层，有些处于表面的二氧化硅分子中硅氧共价键会断裂，使硅原子形成悬挂键。悬挂的硅原子显正电性，可看作硅表面一层电荷层。经过亲水处理时，硅表面吸附OH-团形成硅醇键。两片形成硅醇键的硅片靠近时，硅醇键、水分子与硅醇键之间会形成氢键相互吸引。这就是键合的贴合时期。硅片界面存在的是(Si-OH)和水分子。在温度升高时，娃醇键向娃氧键转化。此反应为可逆反应，温度越高，反应方向越向右边进行。这就是为什么高温退火可以增强键合强度。低温退火就是要求在较低的温度下，反应能较充分地向右边进行。这就有以下两个要求(1)硅片表面要尽量多形成硅醇键，使硅片在贴合时结合紧密并有足够的反应物；(2)低温退火时间要长，以利于水分子逃逸和扩散，使反应不断向正方向进行。对于以上的第二点，延长退火时间即可。而第一点，要求硅片在亲水处理前有尽量多的悬挂键，以便吸附大量的(OH)团。以氧等离子体激活方法为例，它可以在氧化层表面有如下反应
Sk_O +O+~^(Slr)+ +Oj，
从而达到形成大量的硅悬挂键的目的，这是低温退火能增强键合界面强度的主要原因。
发明内容
鉴于上述的现有技术中的问题，本发明所要解决的技术问题是现有的技术缺乏安全有效的双层隔离混合晶向应变纳米线MOSFET。本发明提供的双层隔离混合晶向应变纳米线M0SFET，包括依次形成在半导体衬底上的第一 MOSFET、隔离介质层和第二 M0SFET，所述第一 MOSFET包括第一源极区、第一漏极区、分别设置在第一源极区和第一漏极区下并与第一源极区和第一漏极区连接的第一源极衬垫和第一漏极衬垫、第一栅极区、横向贯穿于所述第一栅极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线和环包设置在所述第一半导体纳米线外侧并介于第一半导体纳米线与第一栅极区之间的第一栅氧化层，所述第二 MOSFET包括第二源极区、第二漏极区、分别设置在第二源极区和第二漏极区下并与第二源极区和第二漏极区连接的第二源极衬垫和第二漏极衬垫、第二栅极区、横向贯穿于所述第二栅极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线和环包设置在所述第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第二栅氧化层，所述第一源极衬垫和第一漏极衬垫、第二源极衬垫和第二漏极衬垫为锗硅层，所述第一源极区和第一漏极区生长碳硅层，所述第二源极区和第二漏极区生长锗硅层。在本发明的一个较佳实施方式中，还包括埋氧层、第一绝缘介质层和第二绝缘介质层，所述埋氧层设置在所述第一 MOSFET与所述半导体衬底之间；所述第一绝缘介质层设置在所述第一 MOSFET的第一源极区、第一漏极区和第一栅极区之间；所述第二绝缘介质层 设置在所述第二 MOSFET的第二源极区、第二漏极区和第二栅极区之间。在本发明的另一较佳实施方式中，还包括第三绝缘介质层和第四绝缘介质层，所述第三绝缘介质层设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一 MOSFET一侧且与所述第一源极区、第一漏极区以及第一栅极区相连；所述第四绝缘介质层与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极区以及第二栅极区连接。
在本发明的另一较佳实施方式中，还包括第一导电层和第二导电层，所述第一导电层设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极区之间；所述第二导电层设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离介质层一侧。在本发明的另一较佳实施方式中，所述第一 MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。在本发明的另一较佳实施方式中，所述第二 MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。在本发明的另一较佳实施方式中，所述第一 MOSFET为NM0SFET，并通过以下步骤形成
步骤1，在硅衬底上依次形成埋氧层、锗硅层、硅层；并在硅层中定义出硅纳米线场效应晶体管区域；
步骤2，刻蚀去除所述晶体管区域的硅纳米线区域下的锗硅层，在锗硅层中形成空洞
层；
步骤3,娃纳米线区域中制备娃纳米线；
步骤4，沉积第一绝缘介质层并在所述晶体管区域的栅极区域刻蚀沉积制备第一栅极
区；
步骤5，刻蚀所述晶体管区域的第一源极区域和第一漏极区域直至露出锗硅层，并选择性外延生长碳娃层；
步骤6，进行自对准金属半导体合金工艺。在本发明的另一较佳实施方式中，所述第二 MOSFET采用上层硅层与第一 MOSFET通过低温键合工艺形成。在本发明的另一较佳实施方式中，所述第二 MOSFET为PM0SFET，并通过在定义出的硅纳米线场效应晶体管区域的源漏极区域选择性外延生长锗硅层形成。在本发明的另一较佳实施方式中，所述第一半导体纳米线与所述第二半导体纳米线在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。在本发明的另一较佳实施方式中，所述隔离介质层为二氧化硅层或者具有微孔结构的含碳低K 二氧化硅层。本发明的由于采用湿法刻蚀SiGe层，可以很好地控制硅纳米线区域下方的空洞层制作工艺。本发明增大了 CMOS的电流驱动能力，并由于在NMOSFET中采用使硅纳米线沟道区具有张应力的碳硅层作为源漏区，增大NMOSFET载流子电子的迁移率；由于在PM0SFET中采用使硅纳米线沟道区具有压应力的锗硅层作为源漏区，增大了 PM0SFET载流子空穴的迁移率，从而增大了 CMOS的电流驱动能力。本发明由于NMOSFET和PM0SFET分属由隔离介质层隔离的两层MOSFET层，可以完全独立进行工艺调试。
图I (a)为本发明双层隔离混合晶向半导体纳米线MOSFET的俯视结构示意图； 图I (b)所示为图I (a)沿X-X，方向的剖视结构示意图；图I (C)所示为图I (a)沿Y-Y’方向的剖视结构示意 图2为本发明双层半导体纳米线MOSFET的立体结构示意 图3为本发明双层半导体纳米线MOSFET经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意 图4是本发明的实施例的形成顶层硅的结构示意 图5是本发明的实施例的形成空洞层的结构示意 图6是本发明的实施例的形成栅极区的结构示意 图7是本发明的实施例的形成源漏极区的结构示意图。
具体实施例方式以下将结合附图对本发明做具体阐释。请参阅图I (a)、图I (b)、图I (C)，及结合图2，图I (a)所示为本发明双层隔离半导体纳米线MOSFET的俯视结构示意图。图I (b)所示为图I (a)沿X-X’方向的剖视结构示意图。图I (c)所示为图I (a)沿Y-Y’方向的剖视结构示意图。所述双层隔离混合晶向半导体纳米线MOSFET I包括半导体衬底10，第一 MOSFET 11，第二 MOSFET 12，设置在所述第一 MOSFET 11与所述第二 M0SFET12之间的隔离介质层13，设置在所述第一 MOSFET11与所述半导体衬底10之间的埋氧层14，设置在所述第一 MOSFET 11的第一源极区110、第一漏极区111和第一栅极区112之间的第一绝缘介质层113，以及分别设置在第一源极区110和第一漏极区111下并与第一源极区和第一漏极区连接的第一源极衬垫1101和第一漏极衬垫1111，设置在所述第二 MOSFET 12的第二源极区120、第二漏极区121和第二栅极区122之间的第二绝缘介质层123，以及分别设置在第二源极区120和第二漏极区121下并与第二源极区和第二漏极区连接的第二源极衬垫1201和第二漏极衬垫1211，设置在介于所述隔离介质层13与所述埋氧层14之间并位于所述第一 MOSFET 11 一侧且与所述第一源极区110、第一漏极区111以及第一栅极区112相连的第三绝缘介质层114，与所述第三绝缘介质层114呈面向设置并与所述第二源极区120、第二漏极区121以及第二栅极区122连接的第四绝缘介质层124，以及分别设置在所述隔离介质层13与所述第一源极区110、第一漏极区111和第一栅极区112之间的第一导电层115和分别设置在第二源极区120、第二漏极区121和第二栅极区122之异于所述隔离介质层13 —侧的第二导电层125。请参阅图2，并结合参阅图I (a)、图I (b)和图I (C)，图2所示为本发明双层隔离混合晶向半导体纳米线MOSFET I的立体结构示意图。所述第一 MOSFET 11进一步包括横向贯穿于所述第一栅极区112并设置在所述第一源极区110与所述第一漏极区111之间的第一半导体纳米线116，以及环包设置在所述第一半导体纳米线116外侧并介于所述第一半导体纳米线116与所述第一栅极区112之间的第一栅氧化层117。请继续参阅图2，并结合参阅图I (a)、l (b)、图I (C)，本发明双层隔离混合晶向半导体纳米线MOSFET I的第二 MOSFET 12进一步包括横向贯穿于所述第二栅极区122并设置在所述第二源极区120与所述第二漏极区121之间的第二半导体纳米线126，以及环包设置在所述第二半导体纳米线126外侧并介于所述第二半导体纳米线126与所述第二栅极区122之间的第二栅氧化层127。所述第一半导体纳米线116与所述第二半导体纳米线126在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。
其中，第一源极衬垫和第一漏极衬垫、第二源极衬垫和第二漏极衬垫为锗硅层，第一源极区和第一漏极区生长碳硅层，第二源极区和第二漏极区生长锗硅层。本发明的由于采用湿法刻蚀SiGe层，可以很好地控制硅纳米线区域下方的空洞层制作工艺；在下层NMOSFET的沟道中沿源漏方向弓I入张应力，从而增大NMOSFET载流子电子的迁移率。在上层PM0SFET的沟道中沿源漏方向引入压应力，从而增大PM0SFET载流子空穴的迁移率。通过应力机制的引入，有效增大CMOS的电流驱动能力；上下两层半导体纳米线MOSFET是由绝缘介质层隔离开的，可以完全独立进行工艺调试。在本发明的实施例中可以采用下层NMOSFET和上层PM0SFET模式，以有效减小PM0SFET的接触孔电阻以提高PM0SFET性能；采用以(100)表面晶向的硅纳米线作为NMOSFET的沟道材料，并且NMOSFET的沟道方向为〈110〉，以(110)表面晶向的硅纳米线作为PM0SFET的沟道材料，并且PM0SFET的沟道方向为〈110〉，这种混合晶向方法可以有效增大NMOSFET和PM0SFET电流驱动能力。请继续参阅图2，所述第一源极区110、第一漏极区111的垂直于所述第一半导体纳米线116的宽度大于第一半导体纳米线116的直径，所述第二源极区120、第二漏极区121的垂直于第二半导体纳米线126的宽度大于第二半导体纳米线126的直径，所以本发明双层隔离半导体纳米线MOSFET I俯视时呈中间细两端宽大的鳍形。在第一源极区110、第一漏极区111和第一栅极区112之间设置第一绝缘介质层113以避免第一源极区110、第一漏极区111和第一栅极区112之间的相互干扰。在第二源极区120、第二漏极区121和第二栅极区122之间设置第二绝缘介质层123以避免第二源极区120、第二漏极区121和第二栅极区122之间的相互干扰。在第一半导体纳米线MOSFET11与半导体衬底10之间设置埋氧层14，将所述第一半导体纳米线MOSFET 11与所述半导体衬底10隔离，有效的减少漏电流，从而提高器件性能。请参阅图2，并结合参阅图3，图3所示为经过后续半导体制备工艺所形成的完整场效应晶体管的立体结构示意图。所述第一半导体纳米线MOSFET 11可以通过第四绝缘介质层124将电极从第一导电层115引出，以分别形成第一源极118a、第一漏极118b和第一栅极119。所述第二半导体纳米线MOSFET 12可以通过位于第二源极区120、第二漏极区121和第二栅极区122上的第二导电层125将电极引出，以分别形成第二源极128a、第二漏极128b和第二栅极129。请参阅图4、图5、图6、图7，本发明的第一 MOSFET可以通过以下 步骤形成
步骤1，如图4所示，在硅衬底10上依次形成埋氧层14、表面晶向100的锗硅层15、表面晶向100的硅层16 ;并在硅层16中定义出硅纳米线场效应晶体管区域；
在本发明的实施例中，可通过先在SOI硅片上形成顶层硅为(100)表面晶向的硅层。优选地，埋氧层厚度为l(Tl000nm，顶层硅层厚度为l(T500nm ;后在顶层硅表面外延一层(100)表面晶向的SiGe或者Ge层。优选地，外延生长的SiGe或者Ge层厚度为l(T500nm ;再利用锗氧化浓缩法，在Wafer表面进行氧化处理，这时，Ge会向下浓缩到下面的Si层，使得Si层变为SiGe层，而上面为SiO2层；湿法去除表面的SiO2层，这样就使顶层硅层转化为顶层(100)锗硅层，优选地，转化所得的顶层(100)锗硅层厚度为l(T500nm ;最后在顶层(100)锗硅层上再外延生长(100)硅层，优选地，外延生长的(100)硅层厚度为10 500nm,在外延生长的(100)硅层中通过离子注入或者进行原位掺杂，作为后续NWFET的沟道掺杂离子。在制备反型模式NMOSFET时，则沟道杂质离子为受主杂质，制备积累模式NMOSFET时，则沟道杂质离子为施主杂质。步骤2，如图5中所示，利用选择性刻蚀技术(例如采用60(T80(TC的H2和HCl混合气体，利用次常压化学气相刻蚀法进行选择性刻蚀，其中HCl的分压大于300Torr)去除所述晶体管区域的硅纳米线区域下的锗硅层15，在锗硅层中形成空洞层；所留下区域即为第一源极衬垫1101和第一漏极衬垫1111。步骤3，在硅纳米线区域中制备硅纳米线；其中可以通过热氧化工艺+湿法去除硅层表面的氧化层，制备出硅纳米线。步骤4，如图6中所示，沉积第一绝缘介质层113并在所述晶体管区域的栅极区域刻蚀沉积制备第一栅极区112。其中，沉积第一绝缘介质层(如SiO2层)使得硅层16下方的空洞层 填充满，通过化学机械研磨(CMP)将第一绝缘介质层磨平，使得NWFET的源漏衬垫上方的介质层厚度为2(T200nm ;再刻蚀掉栅极区域的绝缘介质，露出SiNW，并且一直刻蚀到埋氧层为止；随后进行栅氧工艺，可以通过热氧化或者沉积工艺制备Si02或者SiON或者Si3N4或者通过沉积工艺制备的高K材料或者其组合的第一栅氧层，其中，高K材料可以为Hf02，Zr02, La203,A1203, Ti02, SrTi03, LaA103, Y203, HfOxNy, ZrOxNy, La20xNy, A120xNy, TiOxNy,SrTiOxNy, LaAlOxNy, Y20xNy的一种或组合；最后沉积栅极材料,可以为多晶娃、无定形硅、金属或者其组合；CMP去除多余的栅极材料。由于本工艺制备方法使得源漏区和栅极之间已经有绝缘介质隔离，并且最终源漏区和栅极区顶部是同一平面，因此不需要栅极侧墙工艺，简化了工艺流程。步骤5，如图7中所示，采用光阻掩膜或者硬掩膜光刻并刻蚀所述晶体管区域的第一源极区域和第一漏极区域直至露出锗硅层，所保留的锗硅层可以作为后续外延SiC的籽晶层。在刻蚀出的源漏极区域选择性外延生长(SEG, Selective Epitaxial Growth )SiC层，其中C的化学摩尔比为0. 01°/Γ10%，优选地，为0. 1°/Γ5%。同时，进行源漏原位掺杂，优选地，掺杂P、As离子。(如果栅极材料采用多晶硅或者无定形硅，则在本步骤中必须采用硬掩膜并保留掩膜以避免在栅极区域发生外延生长，如果栅极材料采用金属，则本步骤前可以去除掩膜)。步骤6，进行自对准金属半导体合金工艺。如此，下层(100)表面晶向应变硅纳米线NMOSFET制备完成，由于源漏区域采用e-SiC，它们对沟道区域沿沟道方向具有张应力作用，可以有效增大电子迁移率，进而增大NMOSFET电流驱动能力。随后，可以通过采用上层硅层与第一 MOSFET通过低温键合工艺制备的上层(110)硅层，制备上层应变硅纳米线PM0SFET。工艺流程与下层NMOSFET制备基本相同，这里不赘述。其中，在刻蚀出的源漏衬垫区域选择性外延生长(SEG, Selective Epitaxial Growth)SiGe，其中Ge的化学摩尔比为1°/Γ 00%，优选地，为10°/Γ50%。同时，进行源漏原位掺杂，优选地，掺杂B、BF、BF2离子。需注意的是，对于源漏杂质热处理，由于对下层器件温控的要求，优选地，采用激光回火(Laser Anneal)方法,可以实现上层器件局部Anneal,而不会影响到下层器件的性倉泛。在对上层(110)表面晶向应变硅纳米线PM0SFET的制备中，由于源漏区域采用e-Ge，它们对沟道区域沿沟道方向具有压应力作用，可以有效增大空穴迁移率，进而增大PM0SFET电流驱动能力。以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所 作的均等变换和修改，都应涵盖在本发明的范围内。
权利要求
1.一种双层隔离混合晶向应变纳米线MOSFET，包括依次形成在半导体衬底上的第一MOSFET、隔离介质层和第二 M0SFET，所述第一 MOSFET包括第一源极区、第一漏极区、分别设置在第一源极区和第一漏极区下并与第一源极区和第一漏极区连接的第一源极衬垫和第一漏极衬垫、第一栅极区、横向贯穿于所述第一栅极区并设置在所述第一源极区与所述第一漏极区之间的第一半导体纳米线和环包设置在所述第一半导体纳米线外侧并介于第一半导体纳米线与第一栅极区之间的第一栅氧化层，所述第二 MOSFET包括第二源极区、第二漏极区、分别设置在第二源极区和第二漏极区下并与第二源极区和第二漏极区连接的第二源极衬垫和第二漏极衬垫、第二栅极区、横向贯穿于所述第二栅极区并设置在所述第二源极区与所述第二漏极区之间的第二半导体纳米线和环包设置在所述第二半导体纳米线外侧并介于所述第二半导体纳米线与所述第二栅极区之间的第二栅氧化层，其特征在于，所述第一源极衬垫和第一漏极衬垫、第二源极衬垫和第二漏极衬垫为锗硅层，所述第一源极区和第一漏极区生长碳硅层，所述第二源极区和第二漏极区生长锗硅层。
2.如权利要求I所述的纳米线M0SFET，其特征在于，还包括埋氧层、第一绝缘介质层和第二绝缘介质层，所述埋氧层设置在所述第一 MOSFET与所述半导体衬底之间；所述第一绝缘介质层设置在所述第一 MOSFET的第一源极区、第一漏极区和第一栅极区之间；所述第二绝缘介质层设置在所述第二 MOSFET的第二源极区、第二漏极区和第二栅极区之间。
3.如权利要求2所述的纳米线M0SFET，其特征在于，还包括第三绝缘介质层和第四绝缘介质层，所述第三绝缘介质层设置在介于所述隔离介质层与所述埋氧层之间并位于所述第一 MOSFET —侧且与所述第一源极区、第一漏极区以及第一栅极区相连；所述第四绝缘介质层与所述第三绝缘介质层呈面向设置并与所述第二源极区、第二漏极区以及第二栅极区连接。
4.如权利要求3所述的纳米线M0SFET，其特征在于，还包括第一导电层和第二导电层，所述第一导电层设置在所述隔离介质层与所述第一源极区、第一漏极区和第一栅极区之间；所述第二导电层设置在第二源极区、第二漏极区和第二栅极区之异于所述隔离介质层一侧。
5.如权利要求4所述的纳米线M0SFET，其特征在于，所述第一MOSFET通过第四绝缘介质层将电极从第一导电层引出，分别形成第一源极、第一漏极和第一栅极。
6.如权利要求4所述的纳米线M0SFET，其特征在于，所述第二MOSFET通过位于第二源极区、第二漏极区和第二栅极区上的第二导电层将电极引出，分别形成第二源极、第二漏极和第二栅极。
7.如权利要求4所述的纳米线M0SFET，其特征在于，所述第一MOSFET为NM0SFET，并通过以下步骤形成 步骤1，在硅衬底上依次形成埋氧层、锗硅层、硅层；并在硅层中定义出硅纳米线场效应晶体管区域； 步骤2，刻蚀去除所述晶体管区域的硅纳米线区域下的锗硅层，在锗硅层中形成空洞层； 步骤3,娃纳米线区域中制备娃纳米线； 步骤4，沉积第一绝缘介质层并在所述晶体管区域的栅极区域刻蚀沉积制备第一栅极区； 步骤5，刻蚀所述晶体管区域的第一源极区域和第一漏极区域直至露出锗硅层，并选择性外延生长碳娃层； 步骤6，进行自对准金属半导体合金工艺。
8.如权利要求7所述的纳米线MOSFET，其特征在于，所述第二MOSFET采用上层硅层与第一 MOSFET通过低温键合工艺形成。
9.如权利要求7所述的纳米线M0SFET，其特征在于，所述第二MOSFET为PM0SFET，并通过在定义出的硅纳米线场效应晶体管区域的源漏极区域选择性外延生长锗硅层形成。
10.如权利要求I所述的纳米线M0SFET，其特征在于，所述第一半导体纳米线与所述第二半导体纳米线在空间上叠置，并具有圆形、横向跑道形或者纵向跑道型的截面结构。
11.如权利要求I所述的纳米线M0SFET，其特征在于，所述隔离介质层为二氧化硅层或者具有微孔结构的含碳低K 二氧化硅层。
全文摘要
本发明提供的双层隔离混合晶向应变纳米线MOSFET，包括依次形成在半导体衬底上的第一MOSFET、隔离介质层和第二MOSFET，所述第一MOSFET和第二MOSFET的第一源极衬垫和第一漏极衬垫、第二源极衬垫和第二漏极衬垫为锗硅层，所述第一源极区和第一漏极区生长碳硅层，所述第二源极区和第二漏极区生长锗硅层。本发明的由于采用湿法刻蚀SiGe层，可以很好地控制硅纳米线区域下方的空洞层制作工艺。本发明增大NMOSFET载流子电子的迁移率和PMOSFET载流子空穴的迁移率，增大了CMOS的电流驱动能力；第一MOSFET和第二MOSFET可以完全独立进行工艺调试。
文档编号H01L29/775GK102683356SQ20121013596
公开日2012年9月19日 申请日期2012年5月4日 优先权日2012年5月4日
发明者黄晓橹 申请人:上海华力微电子有限公司