专利名称：采用应力记忆技术制造半导体器件的方法
技术领域：
本发明构思涉及一种采用应力记忆技术(SMT)制造半导体器件的方法。
背景技术：
为了改善金属氧化物半导体(MOS)晶体管的性能，可以提高MOS晶体管的沟道区的导电性。例如，可以改变沟道区的晶格结构，以增加电荷载流子的迁移率并且从而提高沟道区的导电性。应力记忆技术(SMT)是可用于改变沟道区的晶格结构的技术之一。具体而言，SMT需要在即将形成MOS晶体管的沟道的沟道区附近形成非晶区以及在应力诱导层位于非晶区上的时间对非晶区进行退火。因此，非晶区在由应力诱导层施加应力于其上的状态下再结晶。结果，形成变形的晶体。变形的晶体保持其变形状态，即使在去除应力诱导层之后亦如此。从而，可认为应力被记忆在变形的晶体中。变形的晶体在沟道区上起到应激物(stressor)的作用，其影响沟道区的晶格结构，从而增加电荷载流子的迁移率。同时，在SMT的再结晶工艺期间，因为非晶区在由应力诱导层在其中诱发的应力之下再结晶，所以晶体往往沿着各个晶向以不同的速率生长。例如，在再结晶工艺中，晶体生长速率可以在〈001〉晶向上大于在〈110〉晶向上。在此情形下，晶体生长的夹断点可出现在(111)晶面附近，从而产生堆叠错误，即产生缺陷区。晕圈硼偏析(halo boronsegregation)可出现在缺陷区，引起诸如期望的阈值电压的降低以及不期望的截止漏电流量的问题。
发明内容
根据本发明构思的一个方面，提供一种制造半导体器件的方法，该方法包括:提供具有衬底以及在衬底的上部的栅电极的结构；将掺杂非晶源/漏区分别形成至栅电极的两侦牝使得非晶源/漏区越过衬底的沟道区而彼此间隔开；以及随后对衬底进行退火，以使掺杂非晶源/漏区再结晶，并且其中掺杂非晶源/漏区至少通过将杂质注入衬底中形成，杂质将减小衬底的退火期间在不同的晶向上晶体生长速率之间的差异。根据本发明构思的另一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部设置的栅电极，使得衬底具有分别位于栅电极的两侧的源/漏区以及夹设在源/漏区之间的沟道区；通过在源/漏区中以在〈001〉和〈110〉两个晶向上实质上相同的速率生长晶体而在衬底的沟道区中诱发应力，〈001〉和〈110〉晶向分别实质上垂直于衬底的上表面和平行于衬底的上表面，并且其中在沟道区中诱发应力包括:非晶化源/漏区以形成非晶源/漏区，以及随后对非晶源/漏区进行使非晶源/漏区再结晶的固相外延(SPE)生长工艺。根据本发明构思的再一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部的栅电极，使得衬底具有位于栅电极两侧的源/漏区；执行使源/漏区非晶化的预非晶化注入(PAI)工艺；将(:或N注入非晶化的源/漏区中；形成覆盖衬底的应力诱导层；随后通过对衬底进行退火使非晶化的源/漏区再结晶；以及在衬底已经退火之后去除应力诱导层。根据本发明构思的又一个方面，提供一种制造半导体器件的方法，该方法包括:提供衬底以及在衬底的上部设置的栅电极，使得衬底具有位于栅电极两侧的源/漏区；通过在-20°c至-100°c的温度范围内将C或N注入源/漏区而非晶化源/漏区；在衬底之上形成应力诱导层；以及通过在应力诱导层设置在衬底之上的情况下对衬底进行退火而使非晶化的源/漏区再结晶。
通过以下参照附图对优选实施方式的详细说明，本发明构思的以上和其它方面和特征将变得更为明显，在附图中:图1为根据本发明构思的制造半导体器件的方法的第一实施方式的流程图；图2至图8和图10为中间结构的截面图，并且一起示出了根据本发明构思的制造半导体器件的方法的第一实施方式的示例；图9是曲线图，出于比较的目的，示出在图7所示的方法的步骤期间以及在类似方法(但其省去后PAI掺杂工艺)的相应步骤期间〈001〉固相外延(SPE)晶体生长速率；图11为根据本发明构思的制造半导体器件的方法的第二实施方式的流程图；图12为在根据本发明构思的制造半导体器件的方法的第二实施方式中由主要(essential)工艺形成的中间结构的截面图；以及图13至图16为中间结构的截面图，并且一起示出了根据本发明构思的制造半导体器件的方法的第三实施方式。
具体实施例方式下面参照附图更全面地描述本发明构思的不同实施方式以及实施方式的示例。在附图中，以截面示出的元件、层以及区域(例如，注入区)的尺寸和相对尺寸以及形状可能为了清晰起见而夸大。特别地，半导体器件以及在其制造过程期间制造的中间结构的截面图示是示意性的。此外，在所有附图中相同的附图标记被用于表示相同的元件。还应理解的是，即使一个元件或层直接形成在另一个元件或层上,如图中所示,如果该元件或层被描述为位于所述另一元件或层“上”或“之上”，则这样的描述不仅包括该元件或层直接形成在所述另一元件或层上的所示情形，而且包括存在中间元件或层的情形。这里出于描述本发明构思的特定示例或实施方式的目的而使用的其它术语应结合上下文理解。例如，术语“包括”在本说明书中使用时表明存在所述特征或者工艺，但是不排除存在或增加特征或工艺。现将参照图1至图10描述根据本发明构思的制造半导体器件的方法的第一实施方式。
参照图1和图2，提供其上具有栅电极120的衬底100 (SlOO)0栅电极120位于衬底的沟道区II上面，并且衬底100的源/漏区I位于沟道区II的两侧，从而位于栅电极120的两侧。在所述方法的这个步骤SlOO的更具体示例中，栅极绝缘膜图案110、栅电极120以及栅极掩模膜图案130形成在衬底100上，然后间隔膜135保形地形成在衬底100上，S卩，与包括栅电极120和栅极掩模膜图案130的下层形貌保形。在该方面，衬底100可以是(SP，可以是，但是不限于)P型衬底、体娃衬底(bulk silicon substrate)或者绝缘体上娃衬底。栅极绝缘膜图案110可以由娃氧化物、娃氮化物、SiON、GexOyNz、GexSiyOz、高k材料或者这些材料中各种材料的叠层(层的堆叠)形成。高k材料的示例包括(但是再一次不限于)HfO2, ZrO2, A1203、Ta2O5、铪硅酸盐、锆硅酸盐以及这些材料中各种材料的叠层。栅电极120可以是多晶S1、多晶SiGe、掺杂有杂质的多晶S1、金属(诸如Ta、Mo、Ru或Ni)或金属硅化物(诸如TaSiN或NiSi)或者TaN或TiN的单一膜、或者这些材料中各种材料的叠层。栅极掩模膜图案130可以包括硅氧化物或硅氮化物。间隔膜135可包括硅氮化物。参照图1和图3，接下来，执行预非晶化注入(PAI)工艺，以使源/漏区I非晶化(SllO)0具体而言，在此实施方式中，将Ge或Si注入源/漏区I中，从而形成非晶区140。此时，栅极掩模膜图案130保护栅电极120。此外，间隔膜135的沿着栅电极120的侧壁延伸的那些部分实质上防止Ge或Si被注入到沟道区II。然而，注入源/漏区I中的某些Ge或Si倾向于在衬底100中横向扩散。因此，衬底100的部分沟道区II (具体而言，沟道区II的与源/漏区I相邻的部分)可由于PAI工艺而非晶化。鉴于此，为了最小化在PAI工艺期间注入杂质的横向扩散，优选地以IOKeV至35KeV的注入能量注入Ge或Si。S卩，可控制PAI工艺的能量水平以最小化沟道区II的非晶化。参照图1和图4，接下来，将C或N注入非晶化的源/漏区I中(S120)。即，在根据本发明构思的制造半导体器件的方法的第一实施方式中，在源/漏区I中形成非晶区140(参见图3)之后，将附加杂质注入源/漏区I中，从而形成掺杂非晶区143。在此情形下，同样，优选地以IOKeV至15KeV的注入能量执行注入工艺，以最少化C或N横向扩散到沟道区II中。此外，在此实施方式的一个示例中，以1E14至5E15原子/cm2的剂量注入C或N，其原因在下文描述。此外，可以执行附加注入工艺，使得C或N的浓度在整个掺杂非晶区143中为均匀的。然而，本发明构思不限于此。例如，在每个掺杂非晶区143的上部分的C或N浓度可以不同于在其下部分的浓度。即，C或N的剂量可被控制以在每个掺杂非晶区143中产生C或N的浓度的所需梯度。例如，所述剂量可被控制使得每个掺杂非晶区143的上部分具有比其下部分更高的C或N浓度。进一步而言，如图3和图4所示，在此实施方式中，掺杂非晶区143形成至与非晶区140相同的深度。然而，本发明构思不限于此。而是，可以仅掺杂每个非晶区140的上部分，以形成掺杂非晶区143。此外，本发明构思可应用于制造η沟道金属氧化物半导体(nMOS)晶体管。在本发明构思的此应用的一示例中，光致抗蚀剂图案形成在衬底100上以覆盖衬底的除了即将构成晶体管的nMOS区的那些区域之外的所有区域(即，光致抗蚀剂图案形成为覆盖衬底100的即将构成P沟道金属氧化物半导体(PMOS)区的那些区域)。然而，典型的光致抗蚀剂在-100°C或以下的温度硬化，并且难以去除硬化的光致抗蚀剂。因此，C或N注入工艺优选地在高于-1oo°c的温度下执行。参照图5，接下来，在制造nMOS器件的这个示例中，在源/漏区I上执行离子注入工艺，以用η型杂质(例如As或P)掺杂非晶区143，即源/漏区I。在这一点上，如果以超过5Ε15原子/cm2的剂量注入了 C或N (S120)，则注入的C或N会使具有η型杂质的源/漏区I的激活(饱和)被抑制。因此，如上所述，优选地以1Ε14至5Ε15原子/cm2的剂量注入C或N，以确保源/漏区I被激活。注意，如通过以上描述应该清楚的是，本发明构思不限于包括S/D离子注入工艺的方法，如参照图5所示和所述的。在本发明构思的另一示例中，可代替地执行轻掺杂漏(LDD)离子注入工艺，使得每个源/漏区I具有LDD结构。在任何情形下，参照图1和图6所示，接下来，应力诱导层160 (保形地)形成在衬底100上，即覆盖间隔膜135 (操作S130)。此外，在形成应力诱导层160之前，可在间隔膜135上(保形地)形成缓冲氧化物膜150。因此，在此情形下，应力诱导层160形成在缓冲氧化物膜150上。而且，缓冲氧化物膜150和应力诱导层160可通过诸如原子层沉积(ALD)或化学气相沉积(CVD )的沉积工艺形成。此外，应力诱导层160由能够对沟道区II施加张应力的材料形成。而且，在此示例中，缓冲氧化物膜150由相对于应力诱导层160的材料具有高蚀刻选择性的材料形成，从而缓冲氧化物膜150能够在去除应力诱导层160时用作蚀刻停止膜。另外，缓冲氧化物膜150可防止栅电极120和间隔膜135在去除应力诱导层160期间受到破坏。因此，在将所述方法应用于形成nMOS器件的一示例中，缓冲氧化物膜150由硅氧化物形成，并且应力诱导层160由硅氮化物形成。然而，应力诱导层160可由硅氮化物之外的其它材料形成。参照图1和图7至图9，接下来，对衬底100进行退火，以使源/漏区I再结晶(S140)。例如，对衬底100进行固相外延(SPE)非熔工艺，其中在相对低的温度下对衬底进行退火。更具体而言，可以在450°C至800°C范围内的温度并且在队、4和02的气氛中对衬底100进行退火，例如，从而在保持区域的固相的同时使掺杂非晶区143结晶。因此，在如上所述的制造nMOS器件的示例中，掺杂非晶区143再结晶为η型半导体膜145，其每一个为nMOS晶体管的源极/漏极。另外，此时，在区域143再结晶的同时，应力诱导层160对掺杂非晶区143施加应力。所述应力使晶体变形，并且晶体保持变形，而与应力诱导层160随后是否被去除无关。即，半导体膜145记住了由应力诱导层160施加于非晶区143上的应力。在此实施方式的一示例中，SPE工艺导致衬底100的Si与注入衬底100中的C结合并且从而形成SiC。晶体SiC在〈110〉方向上具有小于非晶Si的晶格常数。因此，源/漏区I以及更具体为半导体膜145收缩，结果持续地施加张应力至二者之间的沟道区II。这进而改变沟道区II的晶格结构。如上文解释的，改变的晶格结构增加了电荷载流子的迁移率，从而使最终半导体器件的性能增强。然而，作为SMT的部分，通过SPE工艺在掺杂非晶区143中形成的晶体可在各个方向上以不同的速率生长。例如，参照图8，在〈001〉方向垂直于衬底100的表面并且〈110〉方向实质上平行于衬底100的上表面的情形下，晶体生长速率在〈001〉方向上可高于在〈110〉方向上。结果，晶体生长的夹断点可出现在(111)晶面附近，导致诸如堆叠错误的缺陷。然而，在根据本发明构思的制造半导体器件的方法的第一实施方式中，在掺杂非晶区143通过SPE工艺再结晶时，因为掺杂非晶区143包含C或N，所以半导体膜中的这种缺陷可避免产生。参照图9，线A代表在衬底的通过PAI工艺采用Si形成的非晶区进行了 SPE工艺的快速热退火(RTA)而没有在PAI工艺之后对非晶区掺杂的情形下，在〈001〉方向上的晶体生长速率。线B代表根据本发明构思的一个方面的，在衬底的通过类似的PAI工艺采用Si形成的非晶区进行了相同的SPE工艺的RTA但其中在PAI工艺与RTA工艺之间用C掺杂非晶区的情形下，在〈001〉方向上的晶体生长速率。如图9的曲线所示，当持续进行RTA达30秒时，不包含任何C杂质的非晶区在〈001〉方向上的晶体生长速率(由线A代表)为大约
1.4nm/秒，而掺杂非晶区在〈001〉方向上的晶体生长速率(由线B代表)为大约0.6nm/秒。因此，这些结果表明，相比于其中执行SPE工艺但是省去掺杂(C注入)工艺的类似方法，根据本发明构思的一个方面的C注入的附加步骤使〈001〉方向上的晶体生长速率减低了大约60%。因此，这表明根据本发明构思的制造半导体器件的方法的第一实施方式可减少晶体生长速率在〈001〉方向和〈110〉方向之间的差异，从而减少晶体缺陷。在这一点上，图8示出了 SPE工艺怎样以晶体生长在(111)晶面附近不夹断的方式进行。此外，本发明人已经确认，这些结果类似于即使在再结晶期间不存在应力诱导层160仍将发生的结果。随后，如图1和图10所示，可去除应力诱导层160 (S150)。在这一点上，应力诱导层160可通过采用H3PO4的湿法蚀刻而去除。可替代地，应力诱导层160可通过干法蚀刻而去除。在任一情形下，由于缓冲氧化物膜150与选择用于应力诱导层160的材料之间的蚀刻选择性，因此在去除应力诱导层160时，缓冲氧化物膜150起到蚀刻停止层的作用。接下来，可通过湿法蚀刻或干法蚀刻去除缓冲氧化物膜150。例如，缓冲氧化物膜150可通过采用HF溶液的湿法蚀刻工艺去除。但是，在第一实施方式的另一个示例中，应力诱导层160可留在衬底100上，如图7所示，即，最终的半导体器件可包括应力诱导层160。现将参照图2、图5至图7以及图10至图12描述根据本发明构思的制造半导体器件的方法的第二实施方式。为了简化，以下的描述将主要集中在第一实施方式与第二实施方式之间的差异上。即，除非另外详细描述，第二实施方式以与第一实施方式类似的方式执行，并且第二实施方式可包括参照第一实施方式描述的所有变型。现在参照图2和图11，提供包括在衬底100上的栅电极120的结构，使得衬底120具有位于栅电极120两侧的源/漏区I (S200)。
参照图11和图12，接下来，执行PAI工艺(S210)，以使源/漏区I非晶化。在此实施方式中，PAI工艺包括将C或N注入源/漏区I中。优选地，在_20°C至-100°C范围内的温度下执行PAI工艺。选择这样的极低温度范围是因为如果在高于-20°C的温度下注入C或N，则源/漏区I可能不非晶化；以及因为如果在低于-100°C的温度下执行PAI工艺，则光致抗蚀剂(例如，在工艺期间，其在此时覆盖PMOS区)可能硬化。此外，优选地，PAI工艺以5KeV至IOKeV的注入能量执行，以避免此时由于注入的C或N的横向扩散引起的沟道区II的大部分非晶化。接下来，如参照图5所示和所述的，可将η导电类型的杂质注入源/漏区I中(并且更具体地，注入掺杂非晶区143中)。在此情形下，优选地，在先前的PAI工艺(S210)期间以1Ε14至5Ε15原子/cm2的剂量注入C或N，以确保源/漏区I被注入的η导电类型的杂质激活(充分饱和)，如先前结合第一实施方式所述的。参照图6和图11，应力诱导层160形成为覆盖衬底100 (S220)。参照图7和图11，对衬底100进行退火，以使源/漏区I再结晶(S230)。参照图10和图11，可去除应力诱导层160 (S240)。但是，可替换地，应力诱导层160可留在衬底100上，如图7所示，从而使半导体器件的最终结构包括应力诱导层160。现将参照图2、图3以及图13至图16描述根据本发明构思的制造半导体器件的方法的第三实施方式。为了简化，以下的描述将再次主要集中在第一实施方式与第三实施方式之间的差异上。参照图2和图3，提供包括在衬底100上的栅电极120的结构，使得衬底100具有位于栅电极120两侧的源/漏区I。此外，执行PAI工艺，以使源/漏区I非晶化，从而形成非晶区140。接下来，参照图13，将C或N仅注入每个非晶区140的部分中。例如，通过以相对低的注入能量执行注入工艺，将C或N仅注入每个非晶区140的上区(参见图3)。结果，未掺杂的非晶区140存在于掺杂非晶区143的下面。参照图14，η导电类型的杂质可注入未掺杂非晶区140和掺杂非晶区143中。参照图15，缓冲氧化物膜150和应力诱导层160依次形成在衬底100上。然后，在SPE工艺中对衬底100进行退火，以使源/漏区I再结晶，并且从而形成半导体膜145。因为掺杂非晶区143包含C或N，所以在由再结晶的掺杂非晶区143构成的半导体膜145的上部分中没有产生缺陷。即，C或N在SPE工艺期间限制了〈001〉方向上的晶体生长速率，从而抑制了诸如堆叠错误的缺陷的形成。另一方面，在不包含C或N的非晶区140中，在SPE工艺期间晶体生长速率在〈001〉方向上大于在〈110〉方向上。结果，晶体生长可能在(111)晶面附近夹断，导致缺陷区170的形成。然而，只有衬底100的沟道区II的与栅电极120相邻的部分在半导体器件的操作期间形成半导体器件的晶体管的沟道。因此，缺陷区170不会使半导体器件的性能显著降低，这是因为这些区域仅形成在半导体膜145的较低部分中。参照图16，接下来，可去除应力诱导层160。在根据本发明构思的制造半导体器件的方法中，非晶源/漏区被再结晶，从而以增加沟道区中的电荷载流子迁移率的方式改变沟道区的晶格结构，并且通过减小源/漏区中在各个方向上的晶体生长速率之间的差异而抑制了再结晶步骤期间缺陷的形成。因此，实施本发明构思可消除诸如由于晕圈硼偏析引起的阈值电压降低以及截止漏电流增加的问题。此外，这些效果和优点即使在采用SMT的方法中也可以实现。最后，上文已经详细描述了本发明构思的实施方式及其示例。然而，本发明构思可以以许多不同的形式实施，而不应解释为限于上述实施方式。而且，这些实施方式被描述而使得本公开是完全且完整的，并且将本发明构思充分地传达给本领域的技术人员。因此，本发明构思的真正精神和范围不限于上述实施方式及示例，而是由随附的权利要求限制。
权利要求
1.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侧； 将掺杂非晶源/漏区分别形成至所述栅电极的所述两侧，使得所述非晶源/漏区越过所述衬底的沟道区而彼此间隔开；以及 随后对所述衬底进行退火，以使所述掺杂非晶源/漏区再结晶，并且 其中，形成所述掺杂非晶源/漏区包括:将杂质注入所述衬底中，所述杂质减小在所述衬底的退火期间在不同的晶向上晶体生长速率之间的差异。
2.根据权利要求1所述的方法，其中形成所述掺杂非晶源/漏区包括:将C或N注入所述衬底中。
3.根据权利要求2所述的方法，其中注入C或N的能量水平处于5KeV至IOKeV的范围之内。
4.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括: 执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及 随后以C或N掺杂所述非晶源/漏区。
5.根据权利要求4所述的方法，其中注入Ge或Si的能量水平处于IOKeV至35KeV的范围之内。
6.根据权利要求2所述的方法，其中形成所述掺杂非晶源/漏区包括:在将所述衬底的区域非晶化的预非晶化注入工艺中，将C或N注入所述衬底中。
7.根据权利要求2所述的方法，其中以1E14至5E15原子/cm2的剂量注入C或N，并且还包括将η导电类型杂质注入到所述掺杂非晶源/漏区中。
8.根据权利要求1所述的方法，其中所述衬底的退火是在450°C至800°C的温度范围内执行。
9.根据权利要求1所述的方法，还包括:在对所述衬底进行退火之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述掺杂非晶源/漏区施加应力。
10.根据权利要求9所述的方法，还包括:在所述掺杂非晶源/漏区已经再结晶之后，去除所述应力诱导层。
11.一种制造半导体器件的方法，所述方法包括: 提供包括衬底以及设置在所述衬底的上部的栅电极的结构，所述栅电极具有相反的两侦牝其中所述衬底具有分别位于所述栅电极的所述两侧的源/漏区以及夹设在所述源/漏区之间的沟道区； 通过在所述源/漏区中以在〈001〉和〈110〉晶向上实质上相同的速率生长晶体而在所述衬底的所述沟道区中诱发应力，所述〈001〉和〈110〉晶向分别实质上垂直于所述衬底的上表面和平行于所述衬底的上表面， 其中在所述沟道区中诱发应力包括:非晶化所述源/漏区以形成非晶源/漏区，以及随后对所述非晶源/漏区进行使所述非晶源/漏区再结晶的固相外延生长工艺。
12.根据权利要求11所述的方法，其中在所述沟道区中诱发应力包括:在执行所述固相外延生长工艺之前，将C或N注入所述源/漏区中，并且所述固相外延生长工艺包括对所述衬底进行退火。
13.根据权利要求12所述的方法，其中注入C或N的能量水平处于5KeV至IOKeV的范围之内。
14.根据权利要求12所述的方法，其中在所述沟道区中诱发应力包括: 执行预非晶化注入工艺，在所述预非晶化注入工艺中将Si或Ge注入所述衬底中，以形成所述衬底的非晶源/漏区；以及 随后以C或N掺杂所述非晶源/漏区。
15.根据权利要求14所述的方法，其中注入Ge或Si的能量水平处于IOKeV至35KeV的范围之内。
16.根据权利要求12所述的方法，其中非晶化所述源/漏区包括预非晶化注入工艺，在所述预非晶化注入工艺中将C或N注入所述衬底的所述源/漏区中。
17.根据权利要求12所述的方法，其中以1E14至5E15原子/cm2的剂量注入C或N，并且还包括将η导电类型杂质注入到所述掺杂非晶源/漏区中。
18.根据权利要求11所述的方法，其中所述固相外延生长工艺包括在450°C至800°C的温度范围内对所述衬底进行退火。
19.根据权利要求11所述的方法，还包括:在执行所述固相外延生长工艺之前，在所述衬底的所述掺杂非晶源/漏区之上形成应力诱导层，所述应力诱导层在所述掺杂非晶源/漏区的再结晶期间对所述非晶源/漏区施加应力。
20.根据权利要求19所述 的方法，还包括:在已经执行固相外延生长工艺之后，去除所述应力诱导层。
全文摘要
本发明提供一种采用应力记忆技术制造半导体器件的方法。所述方法包括提供支撑栅电极的衬底；通过执行预非晶化注入(PAI)工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。
文档编号H01L21/8232GK103094207SQ20121033024
公开日2013年5月8日 申请日期2012年9月7日 优先权日2011年11月4日
发明者金锡勋, 金相秀, 高铤槿, 李善佶, 赵真英 申请人:三星电子株式会社