半导体封装件的制法

半导体封装件的制法
【专利摘要】一种半导体封装件的制法，先提供一具有多个导电组件的中介板，再设置该中介板于一具有多个凹部的承载件上，令该些导电组件对应收纳于各该凹部中，使该中介板卡合于该承载件上；接着，结合半导体组件于该中介板上；之后，移除该承载件。借由卡合方式将该中介板设于该承载件上，因而该些导电组件不会受压迫而发生位移，所以能避免该些导电组件与该中介板间的电性断路或电性耦合不佳的现象。
【专利说明】半导体封装件的制法
【技术领域】
[0001]本发明涉及一种半导体封装件的制法，尤指一种能提升可靠度的半导体封装件的制法。
【背景技术】
[0002]于覆晶封装工艺中，随着集成电路的积集度的增加，因芯片与封装基板之间的热膨胀系数(thermal expansion coefficient, CTE)不匹配(mismatch),其所产生的热应力(thermal stress)与翅曲(warpage)的现象也日渐严重,其结果将导致芯片与封装基板之间的可靠度(reliability)下降，并造成信赖性测试失败。为了解决上述问题，遂发展出以半导体基材作为中介结构的三维(3D)芯片堆栈技术，是于一封装基板与一半导体芯片之间增设一娃中介板(Silicon interposer),借由该娃中介板与该半导体芯片的材质接近，而能有效避免热膨胀系数不匹配所产生的问题。
[0003]一般现有三维芯片堆栈的制法为先将一硅中介板借由多个导电凸块结合至一封装基板上，并形成底胶包覆该些导电凸块，再进行烘烤工艺，之后将一半导体芯片设于该硅中介板上。然而，因该硅中介板与封装基板的热膨胀系数(CTE)不同，所以于进行烘烤工艺时，易造成翘曲现象，致使该硅中介板与该封装基板间的导电凸块破裂，导致产品的可靠度不佳。
[0004]为解决此问题，遂发展出另一种半导体封装件I的制法，如图1A至图1E所示。
[0005]如图1A及图1B所不,提供一具有相对第一表面IOa及第二表面IOb的娃中介板10及一具有一胶层120的硅材承载件12。该硅中介板10中具有连通第一与第二表面10a，IOb的多个导电娃穿孔(Through silicon via, TSV) 100,且该娃中介板10的第一表面IOa上具有多个焊球11，此外，该硅中介板10的第二表面IOb上形成有一电性连接该导电硅穿孔100 的线路重布结构(redistribution layer, RDL) 102。
[0006]接着，将该硅中介板10以其第一表面IOa压合于该承载件12上，使该些焊球11压入该胶层120中。然后，进行烘烤工艺。因该承载件12与硅中介板10的热膨胀系数(CTE)相近且具有刚性，所以于进行烘烤工艺时，可避免发生翘曲，因而该些焊球11不会破裂。
[0007]如图1C所示，将一半导体芯片13借由多个导电凸块130结合于该硅中介板10的第二表面IOb上并电性连接该线路重布结构102，再形成底胶131于该半导体芯片13与该线路重布结构102之间，以包覆该些导电凸块130。
[0008]如图1D及图1E所示，移除该承载件12及该胶层120，以形成多个半导体结构I’。之后，该半导体结构I’借由该些焊球11结合至一封装基板14上，并形成封装胶体15于该半导体结构I’与该封装基板14间以包覆该些焊球11，以形成半导体封装件I。
[0009]然而，现有半导体封装件I的制法中，该胶层120需具有一定厚的厚度w (如图1A所示，其大于IOOum)以供该些焊球11压入，致使形成该胶层120时，不易使该胶层120的厚度w分布呈一致，即该胶层120的厚度w的一致性较差，所以当该硅中介板10的第一表面IOa压平该胶层120以令该硅中介板10与该承载件12保持平行时(如图1B所示)，于该胶层120中的该些焊球11容易受该硅中介板10向下压迫而位移，以致于造成该些焊球11与该导电硅穿孔100间的电性断路或电性耦合不佳的现象，因而导致产品的可靠度不佳。
[0010]因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。

【发明内容】

[0011]鉴于上述现有技术的缺陷，本发明的主要目的在于提供一种半导体封装件的制法，能避免该些导电组件与该中介板间的电性断路或电性耦合不佳的现象。
[0012]本发明的半导体封装件的制法，包括:提供具有相对第一表面及第二表面的至少一中介板，该中介板的第一表面上具有多个导电组件；设置该中介板于一承载件上，该承载件具有多个凹部，以令该些导电组件对应收纳于各该凹部中，而使该中介板卡合于该承载件上；结合半导体组件于该中介板的第二表面上；以及移除该承载件。
[0013]前述的制法中，先提供一整版面基材，经切割该整版面基材后，使该中介板为多个，以供设置该些中介板于该承载件上。
[0014]前述的制法中，该中介板为一个时，还包括于移除该承载件之后，进行切割工艺。
[0015]前述的制法中，于移除该承载件之后，结合封装基板于该些导电组件上。
[0016]前述的制法中，该中介板的第一表面与该些导电组件上还具有离型膜，以令该离型膜结合于该承载件与各该凹部上。于移除该承载件之后，移除该离型膜。
[0017]前述的制法中，该些凹部是经蚀刻该承载件而形成者。例如，该承载件具有一绝缘层，用于蚀刻该绝缘层以形成该些凹部。
[0018]前述的制法中，该中介板为含硅基板，且该中介板具有连通其第一与第二表面的多个导电穿孔，该中介板上并具有电性连接该导电穿孔的线路重布结构，而该半导体组件结合并电性连接该至该线路重布结构。
[0019]另外，前述的制法中，该凹部的深度大于该导电组件的高度。
[0020]由上可知，本发明半导体封装件的制法借由卡合方式使该中介板设于该承载件上，使该些导电组件因不会受压迫而不会发生位移，所以相较于现有压合方式，本发明的制法可避免该些导电组件与该中介板间的电性断路或电性耦合不佳的现象。
【专利附图】

【附图说明】
[0021]图1A至图1E为现有半导体封装件的制法的剖视示意图；
[0022]图2A至图2H为本发明半导体封装件的制法的第一实施例的剖面示意图；其中，图2C’为图2C的另一实施例；以及
[0023]图3A至图3D为本发明半导体封装件的制法的第二实施例的剖面示意图；其中，图3C’为图3C的另一实施例。
[0024]主要组件符号说明
[0025]1, 2 半导体封装件
[0026]1’，2’ 半导体结构
[0027]10硅中介板
[0028]10a, 20a 第一表面
[0029]10b, 20b 第二表面[0030]100导电硅穿孔
[0031]102, 202 线路重布结构
[0032]11焊球
[0033]12，22，22，承载件
[0034]120胶层
[0035]13半导体芯片
[0036]130,230 导电凸块
[0037]131，231 底胶
[0038]14，24 封装基板
[0039]15，25封装胶体
[0040]20，30中介板
[0041]20’整版面基材
[0042]200导电穿孔
[0043]201,201’离型膜
[0044]21导电组`件
[0045]22a绝缘层
[0046]220凹部
[0047]23半导体组件
[0048]30’中介板单元
[0049]34整版面封装板
[0050]d深度
[0051]h高度
[0052]L切割路径
[0053]w厚度。
【具体实施方式】
[0054]以下借由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
[0055]须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0056]图2A至图2H为本发明的半导体封装件2的制法的第一实施例的剖面示意图。
[0057]如图2A所示，提供一由多个中介板20构成的整版面基材20’，该中介板20具有相对第一表面20a及第二表面20b,且该中介板20的第一表面20a上具有多个导电组件21。
[0058]于本实施例中，该中介板20中形成有连通其第一与第二表面20a，20b的多个导电穿孔200，且形成一离型膜201，201’于该中介板20的第一表面20a与该些导电组件21上，而该中介板20的第二表面20b上形成有一电性连接该导电穿孔200的线路重布结构(redistribution layer, RDL) 202。
[0059]此外，该中介板20为晶圆或其它含硅基板，且该导电穿孔200为导电硅穿孔(Through silicon via, TSV),而该导电组件21例如为焊球或其它种类,并不限于此。
[0060]此外，该中介板20的第一表面20a上可依需求形成有电性连接该导电穿孔200的另一线路重布结构(图略)，使该些导电组件21形成于该另一线路重布结构的垫部(图略)上，并使该离型膜201，201’覆设于该另一线路重布结构与该些导电组件21上。
[0061]另外，有关前述线路重布结构202与离型膜201，201’的态样繁多，可依需求制作，所以不详述。
[0062]如图2B所示，沿预定的切割路径L切割该整版面基材20’，以取得多个该中介板20。
[0063]如图2C及图2D所示，提供一具有一绝缘层22a的承载件22，且该绝缘层22a上具有多个凹部220。接着，该中介板20以其第一表面20a设置于该承载件22的绝缘层22a上，令该些导电组件21对应收纳于各该凹部220中，使该中介板20卡合于该承载件22上，且该离型膜201，201’结合于该承载件22与各该凹部220的绝缘层22a上。接着，进行烘烤工艺。
[0064]于本实施例中，形成该承载件22的材质为低翅曲材质,例如,玻璃、金属、娃或其它材质,且形成该绝缘层22a的材质为胶材或其它材质，并以蚀刻方式于该绝缘层22a上形成该些凹部220。于其它实施例中，如图2C’所示，也可不形成该绝缘层22a，而直接蚀刻该承载件22’以形成该些凹部220。另外，有关形成凹部220的方式繁多，并不限于上述。
[0065]此外，该些凹部220的深度d仅需能卡合该导电组件21即可；较佳地，该凹部220的深度d大于该导电组件21凸出该离型膜201的高度h。于其它实施例中，若无该离型膜201，则该凹部220的深度d需大于该导电组件21的高度。
[0066]如图2E所示，结合半导体组件23于该中介板20的第二表面20b上。于本实施例中，该半导体组件23借由多个导电凸块230结合并电性连接该线路重布结构202，再形成底胶231于该半导体组件23与线路重布结构202间以包覆该些导电凸块230。
[0067]如图2F及图2G所示，移除该承载件22及其绝缘层22a。接着，移除该离型膜201，201’，以制成所需的半导体结构2’。
[0068]如图2H所示，该半导体结构2’借由该些导电组件21结合至一封装基板24上，并形成封装胶体25于该半导体结构2与该封装基板24之间以包覆该些导电组件21，以形成半导体封装件2。
[0069]本发明的半导体封装件2的制法中，借由该承载件22的凹部220的设计，令该些导电组件21对应收纳于各该凹部220中，使该中介板20卡合该承载件22上，因而无须将该些导电组件21压入该凹部220中，所以相较于现有技术，该些导电组件21不会发生位移，因而能避免该些导电组件21与该导电穿孔200间的电性断路或电性耦合不佳的现象。
[0070]此外，制作该些凹部220，易使其深度d呈一致性(例如同时蚀刻出该些凹部220)，所以当该些导电组件21卡入该凹部220时，该中介板20与该承载件22 (或该绝缘层22a)间不会相对倾斜，即该中介板20能平整设于该承载件22 (或该绝缘层22a)上。[0071]图3A至图3D为本发明的半导体封装件2的制法的第二实施例的剖面示意图。本实施例与第一实施例的差异在于整版面基材20’的切割步骤，其它相关工艺大致相同，所以以下仅详述相异处，而不再详述相同处。
[0072]如图3A所示，将一具有多个中介板单元30’的大尺寸中介板30 (即该整版面基材20’)以其导电组件21卡合于该承载件22的凹部220中，且该离型膜201，201’结合于该承载件22的绝缘层22a上。
[0073]如图3B所示，结合半导体组件23于该中介板30的第二表面20b上并电性连接该线路重布结构202。
[0074]如图3C所示，移除该承载件22及该离型膜201，201’。
[0075]如图3D所示，以该中介板单元30’的边缘作切割路径L (如图3C所示)，切割该中介板30 (整版面基材20’)及其上的结构，使该中介板单元30’成为小尺寸的中介板20，再借由该些导电组件21结合至一封装基板24上，并形成封装胶体25，以形成半导体封装件2。
[0076]于另一切割流程中，如图3C’所示，于移除该承载件22及该离型膜201，201’之后，可先将一整版面封装板34 (由多个封装基板24所构成，令各该封装基板24对应各该中介板单元30’)结合至该些导电组件21上，并形成封装胶体25，再以该中介板单元30’的边缘作切割路径L进行切割，以形成多个半导体封装件2。
[0077]综上所述，本发明的半导体封装件的制法，主要借由该承载件的凹部的设计，而以卡合方式将该中介板设于该承载件上，所以该些导电组件不会发生位移，因而能避免发生该些导电组件的电性不良的现象，以有效提升产品的可靠度。
[0078]上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。
【权利要求】
1.一种半导体封装件的制法，其包括:提供具有相对的第一表面及第二表面的至少一中介板，该中介板的第一表面上具有多个导电组件；设置该中介板于一承载件上，该承载件具有多个凹部，以令该些导电组件对应收纳于各该凹部中，而使该中介板卡合于该承载件上；结合半导体组件于该中介板的第二表面上；以及移除该承载件。
2.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括先提供一整版面基材，经切割该整版面基材后，使该中介板为多个，以供设置该些中介板于该承载件上。
3.根据权利要求1所述的半导体封装件的制法，其特征在于，该制法还包括于移除该承载件之后，结合封装基板于该些导电组件上。
4.根据权利要求1或3所述的半导体封装件的制法，其特征在于，该中介板为一个时，该制法还包括于移除该承载件之后，进行切割工艺。
5.根据权利要求1所述的半导体封装件的制法，其特征在于，该中介板的第一表面与该些导电组件上还具有离型膜，以令该离型膜结合于该承载件与各该凹部上。
6.根据权利要求5所述的半导体封装件的制法，其特征在于，于移除该承载件之后，移除该离型膜。
7.根据权利要求1所述的半导体封装件的制法，其特征在于，该中介板具有连通其第一与第二表面的多个导电穿孔。
8.根据权利要求7所述的半导体封装件的制法，其特征在于，该中介板上具有电性连接该导电穿孔的线路重布结构，且该半导体组件结合并电性连接该至该线路重布结构。
9.根据权利要求1或7所述的半导体封装件的制法，其特征在于，该中介板为含硅基板。
10.根据权利要求1所述的半导体封装件的制法，其特征在于，该些凹部为经蚀刻该承载件而形成者。
11.根据权利要求1或10所述的半导体封装件的制法，其特征在于，该承载件具有一绝缘层，用于蚀刻该绝缘层以形成该些凹部。
12.根据权利要求1所述的半导体封装件的制法，其特征在于，该凹部的深度大于该导电组件的高度。
【文档编号】H01L21/60GK103811363SQ201210459941
【公开日】2014年5月21日 申请日期:2012年11月15日 优先权日:2012年11月8日
【发明者】庄冠纬, 林畯棠, 赖顗喆 申请人:矽品精密工业股份有限公司