半导体器件及其制造方法
【专利摘要】本发明公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片顶部形成盖层；在鳍片和盖层上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙，位于盖层上；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。依照本发明的半导体器件及其制造方法，在鳍片形成之后额外增添了较厚的盖层以避免在后续刻蚀过程中受到损伤，有效提高了器件的性能和可靠性。
【专利说明】半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种能避免硅鳍片刻蚀损伤的三维多栅FinFET及其制造方法。
【背景技术】
[0002]在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
[0004]现有的FinFET结构以及制造方法通常包括:在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅I?2nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD);刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。
[0005]值得注意的是，在上述三维多栅FinFET中，由于鳍片顶部无较厚的SiO2或其它绝缘层保护，在随后的刻蚀工艺中，包括假栅条刻蚀、侧墙刻蚀等工艺中，由于需要大量的过刻步骤以消除硅Fin两侧寄生的假栅或侧墙，这些工艺将在硅Fin顶部产生刻蚀损伤，超薄的假栅绝缘层无法对超量的过刻工艺进行刻蚀选择保护。这些损伤将影响器件沟道区的性能，降低器件的整体性能和可靠性。
【发明内容】
[0006]由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效避免鳍片顶部在刻蚀过程中受损伤，提高了器件的性能和可靠性。
[0007]为此，本发明提供了一种半导体器件制造方法，包括:在衬底上形成沿第一方向延伸的多个鳍片；在鳍片顶部形成盖层；在鳍片和盖层上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙，位于盖层上；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
[0008]其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离。
[0009]其中，盖层包括氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合。
[0010]其中，盖层厚度为2?30nm。
[0011]其中，形成假栅极堆叠结构的步骤进一步包括:在鳍片和盖层上形成假栅极绝缘层和假栅极层；平坦化假栅极层；图案化假栅极层和假栅极绝缘层，直至暴露盖层，形成沿第二方向延伸的假栅极堆叠结构。
[0012]其中，形成栅极侧墙的同时，还减薄了盖层。
[0013]其中，形成栅极侧墙之后，进一步包括:以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。
[0014]其中，形成栅极沟槽步骤中，去除假栅极堆叠结构之后进一步包括完全或者部分去除盖层。
[0015]其中，去除盖层之后进一步包括在栅极沟槽中形成界面层。
[0016]本发明还提供了一种半导体器件，包括:衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，栅极侧墙与鳍片之间还具有盖层。
[0017]依照本发明的半导体器件及其制造方法，在鳍片形成之后额外增添了较厚的盖层以避免在后续刻蚀过程中受到损伤，有效提高了器件的性能和可靠性。
【专利附图】
【附图说明】
[0018]以下参照附图来详细说明本发明的技术方案，其中:
[0019]图1A和图1B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0020]图2A和图2B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0021]图3A和图3B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0022]图4A和图4B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0023]图5A和图5B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0024]图6A和图6B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0025]图7A和图7B为依照本发明的FinFET制造方法步骤的剖面示意图；
[0026]图8A和图8B为依照本发明的FinFET制造方法步骤的剖面示意图；以及
[0027]图9A和图9B为依照本发明的FinFET制造方法步骤的剖面示意图。
【具体实施方式】
[0028]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效避免鳍片顶部在刻蚀过程中受损伤、提高了器件的性能和可靠性的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0029]值得注意的是，以下某图A是沿垂直于沟道方向(沿第二方向)的剖视图，某图B是沿平行于沟道方向(沿第一方向)的剖视图。[0030]参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料,例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si。光刻/刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的沟槽IG以及沟槽IG之间剩余的衬底I材料所构成的鳍片1F。沟槽IG的深宽比优选地大于5: I。在鳍片IF之间的沟槽IG中通过PECVD、HDPCVD, RTO (快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。此外，在鳍片IF的顶部通过LPCVD、PECVD、HDPCVD, RT0, MBE、ALD等方法形成材质例如为氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等材质的盖层3，用于在后续刻蚀过程中保护鳍片IF的顶部。盖层3可以与STI2采用同样的材质而同时形成，也可以在形成STI2之后或者之前采用不同的材质而单独形成。在本发明一个实施例中，盖层3与STI2均为氧化硅，同时形成。盖层3的厚度要大于现有技术的假栅极绝缘层(稍后的层4)，盖层3的厚度例如为2?30nm并优选5?15nm。
[0031]参照图2A以及图2B，在晶片衬底上沉积假栅极绝缘层4和假栅极层5。通过LPCVD、PECVD、HDPCVD、RTO、MBE、ALD、MOCVD、蒸发、溅射等常规方法，依次在衬底I上沉积假栅极绝缘层4和假栅极层5，使得假栅极绝缘层4覆盖了 STI2的顶部、鳍片IF上盖层3的顶部、鳍片IF的侧壁，假栅极层5覆盖假栅极绝缘层4并在盖层3上具有相应的突起。假栅极绝缘层4厚度例如仅I?5nm并优选I?3nm,其材质例如是氧化娃。假栅极层5材质例如是多晶硅、非晶硅、非晶锗、非晶碳、SiGe、Si: C及其组合，其厚度例如为20?500nm。此外，以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定
[0032]参照图3A以及图3B，平坦化假栅极层5。采用化学机械抛光(CMP)或者回刻(etch-back)技术，平坦化假栅极层5，消除盖层3顶部的突起。
[0033]参照图4A以及图4B，图案化假栅极层5和假栅极绝缘层4，形成假栅极堆叠。可以在假栅极层5上涂覆光刻胶形成软掩模、或者沉积并刻蚀形成氮化硅等材质的硬掩模(均未示出)，以软/硬掩模为掩模，刻蚀假栅极层5和假栅极绝缘层4，形成沿第二方向延伸的假栅极堆叠5/4。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层5、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层4 ;刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。刻蚀停止在盖层3上，盖层3的顶部基本不受或者仅受少量刻蚀(过刻蚀比例小于5%，也即盖层3厚度损失小于5% )。由于盖层3的保护，鳍片IF的顶部在此过程中并未受到刻蚀剂的影响，确保了性能稳定。
[0034]参照图5A以及图5B，在假栅极堆叠5/4沿第一方向的两侧形成栅极侧墙6。在假栅极堆叠以及盖层3上，通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积氮化硅、非晶碳、DLC等材料及其组合，并采用湿法或者干法刻蚀，形成栅极侧墙6。在本发明一个实施例中，刻蚀方法是RIE。值得注意的是，由于盖层3在图4所示步骤中已经受了第一次刻蚀，而在图5所示步骤中再次经受形成栅极侧墙6的第二次刻蚀，在栅极侧墙6下方以外区域的盖层3的厚度可以略微减少，例如仅为原始厚度的2/3?1/4，但是仍保留了 1/4以上的厚度，以便继续保护鳍片IF顶部。而栅极侧墙6下方区域的盖层3由于受到栅极侧墙6的保护，在第二次刻蚀过程中保持相对完整，也即其厚度基本等于原始厚度，例如2?30nm并优选5?15nm。由此,如图5B所不,盖层3在沿第一方向的剖面上显不为中间厚、两侧薄的倒T型结构。
[0035]参照图6A以及图6B，以栅极侧墙6为掩模，刻蚀鳍片IF形成源漏沟槽，并在源漏沟槽中外延生长形成抬升的源漏区IS与1D。在本发明一个实施例中，采用各向异性的刻蚀方法沿栅极侧墙6的两侧向下刻蚀完全去除栅极侧墙6下方区域之外的盖层3以及继续刻蚀下方的鳍片1F，直至抵达鳍片IF与衬底I之间的界面，也即STI2的底部，形成具有垂直侧壁的源漏区凹槽(未示出)。在本发明的其他实施例中，可以继续采用各向同性的刻蚀方法横向刻蚀源漏区凹槽的垂直侧壁，在鳍片IF的顶部的侧面以及下方形成朝向沟道区凹进的源漏区凹槽，优选地互相穿通从而使得鳍片IF的顶部部分地或者完全与衬底I分离，从而提供良好绝缘隔离。横向凹进的源漏区凹槽的截面形状依照需要可以是Σ形(多段折线构成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、C形(曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、矩形等。在上述形成的垂直或者具有凹进部分的源漏沟槽中，通过UHVCVD、MOCVD, ALD、MBE、常压外延等外延生长工艺，在上述源漏凹槽中外延生长了嵌入式的源漏区IS和1D，源漏区1S/1D之间(沿第一方向)的鳍片IF的顶部构成器件的沟道区。对于PMOS而言，源漏区13/10可以是5166、51511、66511、51等及其组合，从而向沟道区施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区1S/1D可以是S1: C、S1: H、SiGe: C、Si等及其组合，从而向沟道区施加张应力，提高电子迁移率。其中，如图6B所示，源漏区1S/1D顶部高于鳍片IF的沟道区(因此构成提升源漏，可以有效降低接触电阻)并且低于假栅极层5的顶部，这种配置仅出于示意目的，因此顶部高度差可以任意设定。优选地，在外延生长源漏区的同时可以进行原位掺杂，以改变源漏区导电类型和浓度。此外，可以在外延生长之后进行源漏离子注入。掺杂方法为外延之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂。掺杂深度可以是包覆源漏鳍片的表面掺杂，也可以是体掺杂。依照MOSFET类型而调整源漏区的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。随后可以退火以激活上述各种掺杂剂。优选地，在源漏区顶部形成金属硅化物以降低源漏接触电阻。
[0036]参照图7A和图7B，在晶片衬底上形成层间介质层(ILD) 7。ILD7的材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟娃玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C 二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。
[0037]参照图8A和图SB，采用刻蚀工艺去除假栅极堆叠5/4，在ILD 7中留下栅极沟槽7G。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层5、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层4 ;刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。刻蚀假栅极层5时，停止在假栅极绝缘层4上。刻蚀假栅极绝缘层4时，停止在盖层3上。之后，进一步向下刻蚀未被栅极侧墙6覆盖的盖层3，直至暴露鳍片1F。依照盖层3的材质，刻蚀可以是dBOE、dHF的湿法腐蚀，也可以是RIE等干法刻蚀。此时，假栅极绝缘层4下方的较厚的盖层3剩余的厚度足够保护鳍片IF顶部不受过刻蚀损伤，可以通过控制刻蚀时间来选择刻蚀终点。优选地，可以不用完全刻蚀去除盖层3，而是在鳍片IF栅极沟槽底部保留极薄(例如I?3nm)的氧化硅的盖层3部分(未示出)以便减小鳍片IF顶部沟道区与高k材料的栅极绝缘层(稍后的层8)之间的界面态，从而增强器件可靠性。或者，也可以在完全去除盖层3之后，采用化学氧化方法(例如在含有IOppm臭氧的去离子水中浸泡20s)以生成极薄的界面层。
[0038]参照图9A和图9B，在栅极沟槽中形成栅极堆叠。在栅极沟槽中依次沉积高k材料的栅极绝缘层8以及金属/金属合金/金属氮化物材料的栅极导电层9，构成栅极堆叠结构。之后，可以采用现有工艺完成器件制造，例如包括:CMP平坦化栅极堆叠结构直至暴露ILD 7 ;在ILD 7中刻蚀源漏接触孔(未示出)直达源漏区1S/1D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
[0039]最后形成的器件结构的立体图如图9A和9B所示，包括:衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸(与第一方向相交并且优选地垂直)并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，栅极侧墙与鳍片之间还具有盖层。上述这些结构的材料和几何形状已在方法描述中详述，因此在此不再赘述。
[0040]依照本发明的半导体器件及其制造方法，在鳍片形成之后额外增添了较厚的盖层以避免在后续刻蚀过程中受到损伤，有效提高了器件的性能和可靠性。
[0041]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【权利要求】
1.一种半导体器件制造方法，包括: 在衬底上形成沿第一方向延伸的多个鳍片； 在鳍片顶部形成盖层； 在鳍片和盖层上形成沿第二方向延伸的假栅极堆叠结构； 在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙，位于盖层上； 去除假栅极堆叠结构，形成栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。
2.如权利要求1的方法，其中，在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包括:刻蚀衬底形成沿第一方向延伸的多个沟槽，沟槽之间的衬底剩余部分构成多个鳍片；在沟槽中填充绝缘材料构成浅沟槽隔离。
3.如权利要求1的方法，其中，盖层包括氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合。
4.如权利要求1的方法，其中，盖层厚度为2?30nm。
5.如权利要求1的方法，其中，形成假栅极堆叠结构的步骤进一步包括: 在鳍片和盖层上形成假栅极绝缘层和假栅极层； 平坦化假栅极层； 图案化假栅极层和假栅极绝缘层，直至暴露盖层，形成沿第二方向延伸的假栅极堆叠结构。
6.如权利要求1的方法，其中，形成栅极侧墙的同时，还减薄了盖层。
7.如权利要求1的方法，其中，形成栅极侧墙之后，进一步包括: 以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽； 在源漏沟槽中外延生长形成抬升源漏区。
8.如权利要求1的方法，其中，形成栅极沟槽步骤中，去除假栅极堆叠结构之后进一步包括完全或者部分去除盖层。
9.如权利要求8的方法，其中，去除盖层之后进一步包括在栅极沟槽中形成界面层。
10.一种半导体器件，包括:衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，栅极侧墙与鳍片之间还具有盖层。
【文档编号】H01L29/78GK103839819SQ201210488155
【公开日】2014年6月4日 申请日期:2012年11月25日 优先权日:2012年11月25日
【发明者】殷华湘, 朱慧珑, 钟汇才 申请人:中国科学院微电子研究所