专利名称：半导体集成电路的制作方法
技术领域：
本发明总体而言涉及一种半导体电路，更具体地，涉及一种半导体集成电路。
背景技术：
为了改善集成度，通过层叠多个芯片来制造半导体集成电路。作为其中之一，已经积极地进行对半导体集成电路的通孔(例如，穿通硅通孔(TSV))的研究。根据这种方法，层叠多个芯片并 形成穿通硅通孔，使得所有芯片彼此耦合。在使用穿通硅通孔的半导体集成电路中，在制造过程中可能会产生各种缺陷。即，可能产生诸如以下的缺陷:表示导电材料未填满穿通硅通孔的空洞、由于芯片弯曲或凸块材料移动所致的凸块接触故障，或在穿通硅通孔中产生的裂痕。当产生这样的缺陷时，可能不能在芯片之间执行各种信号的传送或电源的供应，导致半导体集成电路中的严重操作错误。就此而言，需要根据用于确定这些缺陷的产生的测试以及测试的结果来执行修复操作。在现有技术中，已经使用了一种利用外部装置来检查输出至半导体集成电路外部的测试信号并切断修复熔丝的方法。然而，由于半导体集成电路包括多个穿通硅通孔，为了测试在通孔中产生的缺陷并修复缺陷，需要利用外部装置来观察通孔或储存一系列数据并使用修复程序等。因此，在根据现有技术的半导体集成电路中，测试时间以及与测试有关的数据增力口，测试效率由于可用通道和测试设备的存储器的限制而降低，并且额外地需要用于执行修复操作的时间，导致半导体集成电路的制造产率下降。
发明内容
本发明说明一种可以减少测试时间和修复时间的半导体集成电路。在一个实施例中，一种半导体集成电路包括:经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号。在一个实施例中，一种半导体集成电路包括:经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号，并且响应于测试结果信号来改变与有缺陷的通孔耦合的信号路径以修复通孔。在根据一个实施例的半导体集成电路中，测试时间和修复时间减少，带来制造产率的提闻。
结合附图来说明特征、方面和实施例，其中:图1是根据一个实施例的半导体集成电路100的框图；图2是说明图1的测试单元120、220、320的配置的框图；图3至图5是根据一个实施例的半导体集成电路100的测试控制信号的波形图；图6是说明图1的测试单元120、220、320的配置的另一个实例的框图；图7是说明图1的修复单元130的配置的电路图；以及图8是说明图1的发送/接收单元110和210与穿通硅通孔之间的连接关系的图。
具体实施例方式在下文中，将 参照附图通过各种实施例来详细说明根据本发明的半导体集成电路。首先，根据一个实施例的半导体集成电路被概括为能够进行自我测试和修复。如图1所示，可以通过层叠多个芯片即主芯片101、从芯片O (201)以及从芯片I(301)来配置根据一个实施例的半导体集成电路100。主芯片101、从芯片O (201)以及从芯片I (301)可以经由多个穿通硅通孔(TSV)(在下文中称为通孔)而彼此耦合。多个通孔可以根据其用途而分为正常通孔、修复通孔以及专用通孔。正常通孔可以用于发送正常的操作相关信号，例如命令、数据、地址等。修复通孔可以用于在正常通孔中产生缺陷时替换正常通孔。 专用通孔可以用于传送包括测试控制信号的单独的信号。主芯片101可以包括发送/接收单元110、测试单元120、修复单元130和测试控制信号发生单元140。发送/接收单元110可以被配置为执行主芯片101与另一芯片(即，从芯片O(201))之间的信号发送/接收操作。测试单元120可以被配置为通过利用测试控制信号经由发送/接收单元110与其它的芯片通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元130可以被配置为响应于测试的结果来执行修复操作。修复操作可以改变发送/接收单元110的信号发送/接收路径。
测试控制信号发生单元140可以被配置为产生具有预定时序的多个测试控制信号。从芯片O (201)可以包括发送/接收单元210、测试单元220和修复单元230。发送/接收单元210可以被配置为执行从芯片O (201)与其它的芯片(B卩，主芯片101和从芯片I (301))之间的信号发送/接收操作。测试单元220可以被配置为通过利用测试控制信号与发送/接收单元210通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元230可以被配置为响应于由测试单元220执行的测试的结果来执行修复操作。修复操作可以改变发送/接收单元210的信号传输路径。从芯片I (301)可以包括发送/接收单元310、测试单元320和修复单元330。发送/接收单元310可以被配置为执行从芯片I (301)与其它的芯片(B卩，从芯片
O(201))之间的信号发送/接收操作。测试单元320可以被 配置为通过利用测试控制信号与发送/接收单元310通信来执行测试操作。测试操作是为了测试通孔中的缺陷的产生。修复单元330可以被配置为响应于由测试单元320执行的测试的结果来执行修复操作。修复操作可以改变发送/接收单元310的信号传输路径。主芯片101、从芯片O (201)和从芯片I (301)的配置将参照附图来说明。参见图2，将说明图1的测试单元120、220和320的配置。此时，图2说明测试单元120、220和320的整体电路配置中的与一个通孔相对应的部分电路配置。主芯片的测试单元120可以包括与门ANDl、具有触发器(DFF) 122和123的移位逻辑、脉冲发生器124、驱动器125、以及发送器/接收器(TX/RX) 121。与门ANDl可以被配置为对测试脉冲信号SIG_M和测试控制信号TTSVOS执行与操作，并提供所得信号作为触发器(DFF) 122和123的时钟信号。触发器(DFF) 122和123响应于复位信号RST而初始化。移位逻辑(B卩，触发器(DFF) 122和123)可以被配置为响应于与门ANDl的输出而顺序地将逻辑高信号(即，电源电压VDD的电平)移位并产生测试结果信号SELT_M。S卩，当可以产生两次测试脉冲信号SIG_M时，触发器(DFF) 122和123激活测试结果信号SELT_M。脉冲发生器124可以被配置为响应于测试控制信号TTSV0S_P1而产生脉冲。驱动器125可以被配置为响应于测试控制信号TTSV0S_P1而驱动脉冲发生器124的输出，并产生测试脉冲信号SIG_M。发送器/接收器121可以被配置为经由在测试控制信号TTSV0S_P1的激活持续时间期间被激活的其自身的发送功能而向通孔502发送从驱动器125输出的测试脉冲信号SIG_M。发送器/接收器121可以被配置为经由在测试控制信号TTSV0S_P2的激活持续时间期间被激活的其自身的接收功能而接收经由通孔502传送的信号作为测试脉冲信号SIG_M。从芯片0的测试单元220可以包括与门AND2、触发器(DFF) 222和223、以及发送器/接收器(TX/RX) 221。与门AND2可以被配置为对测试脉冲信号SIG_S0和测试控制信号TTSVOS执行与操作，并提供所得信号作为触发器(DFF) 222和223的时钟信号。触发器(DFF) 222和223响应于复位信号RST而初始化。触发器(DFF)222和223可以被配置为响应于与门AND2的输出而顺序地将逻辑高信号(即，电源电压VDD的电平)移位并产生测试结果信号SELT_S0。即，当可以产生两次测试脉冲信号SIG_S0时，触发器(DFF) 222和223激活测试结果信号SELT_S0。发送器/接收器221可以被配置为经由在测试控制信号TTSVOS的激活持续时间期间被激活的其自身的接收功能而接收经由通孔501和502传送的信号作为测试脉冲信号SIG_S0。从芯片I的测试单元320可以包括与门AND3、具有触发器(DFF) 322和323的移位逻辑、脉冲发生器324、驱动器325、以及发送器/接收器(TX/RX) 321。与门AND3可以被配置为对测试脉冲信号SIG_S1和测试控制信号TTSVOS执行与操作，并提供所得信号作为触发器(DFF) 322和323的时钟信号。触发器(DFF) 322和323响应于复位信号RST而初始化。移位逻辑(B卩，触发器(DFF) 322和323)可以被配置为响应于与门AND3的输出而顺序地将逻辑高信号(即，电源电压VDD的电平)移位并产生测试结果信号SELT_S1。S卩，当可以产生两次测试脉冲信号SIG_S1时，触发器(DFF) 322和323激活测试结果信号SELT_SI。 脉冲发生器324可以被配置为响应于测试控制信号TTSV0S_P2而产生脉冲。驱动器325可以被配置为响应于测试控制信号TTSV0S_P2而驱动脉冲发生器324的输出，并产生测试脉冲信号SIG_S1。发送器/接收器321可以被配置为经由在测试控制信号TTSV0S_P2的激活持续时间期间被激活的其自身的发送功能而向通孔501发送从驱动器325输出的测试脉冲信号SIG_S1。发送器/接收器321可以被配置为经由在测试控制信号TTSV0S_P1的激活持续时间期间被激活的其自身的接收功能而接收经由通孔501传送的信号作为测试脉冲信号SIG_S1。参照图2和图3至图5，将说明根据一个实施例的测试操作。如图3所示，测试控制信号包括分为TTSVOS、TTSV0S_P 1、TTSV0S_P2、SETEN和TTSV0SEND的多个信号。信号TTSVOS定义测试持续时间。信号TTSV0S_P1具有与信号TTSVOS的整个激活持续时间的第一半部相对应的激活持续时间。信号TTSV0S_P2具有与信号TTSVOS的整个激活持续时间的第二半部相对应的激活持续时间。信号SETEN在信号TTSVOS的激活持续时间结束之后被激活。
信号TTSV0SEND是在信号TTSVOS的激活持续时间结束的时间点产生的脉冲信号。在下文中，将参照图2和图3来说明当通孔中没有缺陷产生时的测试操作。主芯片的测试单元120可以被配置为响应于信号TTSV0S_P1而产生测试脉冲信号SIG_M。由于测试单元120的发送功能在信号TTSV0S_P1的激活持续时间被激活，故测试单元120向通孔502发送测试脉冲信号SIG_M。测试脉冲信号SIG_M可以经由通孔502传送至从芯片O的测试单元220，并且可以经由通孔501传送至从芯片I的测试单元320。测试单元320可以响应于信号TTSV0S_P2而产生测试脉冲信号SIG_S1。由于测试单元320的发送功能在信号TTSV0S_P2的激活持续时间被激活，故测试单元320可以向通孔501发送测试脉冲信号SIG_S1。测试脉冲信号SIG_S1可以经由通孔501传送至测试单元220，并且可以经由通孔502传送至测试单元120。由于测试单元120的接收功能在信号TTSV0S_P2的激活持续时间被激活，故测试单元120可以接收测试脉冲信号SIG_S1作为测试脉冲信号SIG_M。因此，测试单元120可以在信号TTSVOS的激活持续时间响应于由测试单元120第二次产生并从外部接收的测试脉冲信号SIG_M而激活测试结果信号SELT_M。此时，测试结果 信号SELT_M的激活定义所有的通孔都为正常。测试单元220可以接收可在信号TTSVOS的激活持续时间接收到的测试脉冲信号SIG_i^P测试脉冲信号SIG_S1作为测试脉冲信号SIG_S0。由于测试脉冲信号SIG_S0可以在信号TTSVOS的激活持续时间产生两次，故测试单元220响应于第二次测试脉冲信号SIG_S0而激活测试结果信号SELT_S0。测试单元320也可以在信号TTSVOS的激活持续时间响应于由测试单元320第二次产生并从外部接收的测试脉冲信号SIG_S1而激活测试结果信号SELT_S1。接着，将参照图2和图4说明当主芯片与从芯片O之间的通孔502有缺陷时的测试操作。主芯片的测试单元120可以被配置为响应于信号TTSV0S_P1而产生测试脉冲信号SIG_M。由于测试单元120的发送功能在信号TTSV0S_P1的激活持续时间被激活，故测试单元120可以向通孔502发送测试脉冲信号SIG_M。然而，由于通孔502有缺陷，测试脉冲信号SIG_M可能不会被传送至从芯片O的测试单元220以及从芯片I的测试单元320。因此，在信号TTSV0S_P1的激活持续时间，可能不会产生测试脉冲信号SIG_S1和SIG_S0。另外，测试单元320可以响应于信号TTSV0S_P2而产生测试脉冲信号SIG_S1。由于测试单元320的发送功能在信号TTSV0S_P2的激活持续时间被激活，故测试单元320可以向通孔501发送测试脉冲信号SIG_S1。测试脉冲信号SIG_S1可以经由通孔501传送至测试单元220，而不传送至测试单元 120。
因此，在信号TTSV0S_P2的激活持续时间可能不产生测试脉冲信号SIG_M。结果，由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_M，因此测试单元120不激活测试结果信号SELT_M。由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_S0，因此测试单元220不激活测试结果信号SELT_S0。由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_S1，因此测试单元320不激活测试结果信号SELT_S1。接着，将参照图2和图5说明当从芯片O与从芯片I之间的通孔501有缺陷时的测试操作。主芯片的测试单元120可以被配置为响应于信号TTSV0S_P1而产生测试脉冲信号SIG_M。由于测试单元120的发送功能在信号TTSV0S_P1的激活持续时间被激活，故测试单元120可以向通孔5·02发送测试脉冲信号SIG_M。测试脉冲信号SIG_M可以传送至从芯片O的测试单元220。然而，由于通孔501有缺陷，因此测试脉冲信号能不能传送至从芯片I的测试单元320。因此，在信号TTSV0S_P1的激活持续时间，可能不能产生测试脉冲信号SIG_S1。另外，测试单元320可以响应于信号TTSV0S_P2而产生测试脉冲信号SIG_S1。由于测试单元320的发送功能在信号TTSV0S_P2的激活持续时间被激活，故测试单元320可以向通孔501发送测试脉冲信号SIG_S1。然而，由于通孔501有缺陷，因此测试脉冲信号SIG_S1可能不能传送至测试单元220 和 120。因此，在信号TTSV0S_P2的激活持续时间可能不能产生测试脉冲信号SIG_M和SIG_S0。结果，由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_M，因此测试单元120不激活测试结果信号SELT_M。由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_S0，因此测试单元220不激活测试结果信号SELT_S0。由于在信号TTSVOS的激活持续时间可能仅产生一次测试脉冲信号SIG_S1，因此测试单元320不激活测试结果信号SELT_S1。在图2的配置中，在所有的从芯片中，最上层的从芯片的测试单元具有与其它的从芯片的测试单元不同的配置。此外，最上层的从芯片的测试单元可以具有与主芯片的测试单元基本相同的配置。关于这一点，图6说明所有从芯片的测试单元的配置彼此基本相同的一个实施例。测试单元120可以具有与图2基本相同的配置。测试单元220’可以具有与图2的测试单元220基本相同的配置，除了加入的逻辑门ANDll以及NDll至ND13以外。与门ANDll可以被配置为将信号TTSV0S_P2与信号SLAVE_T0P进行组合并产生发送使能信号TX_EN。信号SLAVE_T0P仅被激活用于最上层的从芯片。S卩，信号TTSV0S_P2经由与门ANDll而与信号SLAVE_T0P进行组合，使得仅允许最上层的从芯片执行发送，而其它的从芯片仅允许执行接收。与非门NDll至ND13可以被配置为对信号TTSV0S_P1和信号SLAVE_T0P执行与非操作、对信号TTSVOS和信号SLAVE_T0PB执行与非操作、对上述与非操作的结果进行与非操作、并且产生接收使能信号RX_EN。S卩，利用与非门NDll至ND13，可以允许除了最上层的从芯片以外的其它的从芯片在信号TTSVOS的激活持续时间执行接收，而允许最上层的从芯片仅在信号TTSV0S_P1的激活持续时间执行接收。结果，由于测试单元220’未被设置成最上层的从芯片，因此信号SLAVE_T0P被去激活，使得可以在信号TTSVOS的激活持续时间进行接收。测试单元320’可以具有与图2的测试单元320基本相同的配置，除了加入的逻辑门AND12以及ND14至ND16以外。与门AND12可以被配置为将信号TTSV0S_P2与信号SLAVE_T0P进行组合，并产生发送使能信号TX_EN。S卩，信号TTSV0S_P2可以经由与门AND12与信号SLAVE_T0P进行组合，因此仅允许最上层的从芯片执行发送，而其它的从芯片仅允许执行接收。与非门ND14至ND16可以被配置为对信号TTSV0S_P1和信号SLAVE_T0P执行与非操作、对信号TTSVOS和 信号SLAVE_T0PB执行与非操作、对上述与非操作的结果执行与非操作、并产生接收使能信号RX_EN。S卩，利用与非门ND14至ND16，可以允许除了最上层的从芯片以外的其它的从芯片在信号TTSVOS的激活持续时间执行接收，而最上层的从芯片仅允许在信号TTSV0S_P1的激活持续时间执行接收。结果，由于测试单元320’被设置成最上层的从芯片，因此信号SLAVE_T0P被激活，使得可以在信号TTSV0S_P1的激活持续时间进行接收，并且可以在信号TTSV0S_P2的激活持续时间进行发送。如图7所示，主芯片的修复单元130可以被配置为利用响应于测试控制信号(SP，信号TTSV0SEND和信号SETEN)以及测试结果信号SELT_M〈0:n_l>而产生的选择信号SEL〈0:n-l>来用修复通孔替换有缺陷的通孔。修复单元130可以包括多个触发器DFF和多个逻辑门。多个触发器DFF可以被配置为接收信号TTSV0SEND作为时钟信号，并分别激活在测试结果信号SELT_M〈0:n-l>的去激活信号之后的选择信号SEL〈0:n_l>。另外，图1的修复单元230和330具有与修复单元130基本相同的配置。参见图8，将描述图1中的主芯片101的发送/接收单元110和从芯片O (201)的发送/接收单元210的修复方法。参见图8，在多个通孔TSVO至TSVn-1和TSV_i^pair中，通孔TSVO至TSVn-Ι为正常通孔，TSV_repair为修复通孔，省略了用于传送测试控制信号和选择信号的专用通孔。主芯片101的发送/接收单元110可以包括多个发送器/接收器TX/RX。
多个发送器/接收器TX/RX可以被配置为分别对发送路径和接收路径进行多路复用。举例而言，当在测试结果中通孔TSVO至TSVn-1为正常时，多个发送器/接收器TX/RX可以基本上被设定为响应于选择信号SEL〈0:n-l>而接收与它们自身的顺序相对应的信号SIG〈0:n-l>(为了方便说明，从图8的左侧往右侧增加)。此时，不使用修复通孔TSV_repair。举例而言，当在测试结果中第一通孔TSVO为有缺陷时，可以使用移位方法将信号SIG<0:n-l>顺序地分配至除了有缺陷的通孔以外的其它的通孔TSVl至TSVn_l。多个发送器/接收器TX/RX可以与多个通孔TSVO至TSVn-1和TSV_i^pair以及用于传送信号SIG〈0:n-l>的多个信号线耦合，以便配合上述移位方法。举例而言，发送器/接收器111与用于传送多个信号SIG〈0>和SIG〈1>的信号线耦合、与多个通孔TSVO和TSVl耦合、并接收选择信号SEL〈0:1>作为用于信号选择的控制信号。发送器/接收器211也与用于传送多个信号SIG〈0>和SIG〈1>的信号线耦合，与多个通孔TSVO和TSVl耦合、并可以接收选择信号SEL〈0:1>作为用于信号选择的控制信号。其它的发送器/接收器TX/RX可以采用与发送器/接收器111相同的方式而与信号线和通孔耦合。因此，当通孔TSVO有缺陷时，主芯片可以经由移位的通孔TSVl至TSVn-1和TSV_repair而将经由通孔TSVO至TSVn-1传送的信号SIG〈0:n_l>传送至从芯片O。S卩，当通孔 TSVO有缺陷时，发送器/接收器111根据选择信号SEL〈0:1>来选择信号SIG〈0>，并且可以经由通孔TSVl而将信号SIG〈0>传送至从芯片O (201)。从芯片O (201)的发送/接收单元210可以具有与主芯片101的发送/接收单元110基本相同的配置。此外，从芯片I (301)的发送/接收单元310 (未示出)可以具有与主芯片101的发送/接收单元110基本相同的配置。虽然以上描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为实例。因此，本发明所描述的半导体集成电路不应基于所述的实施例来限定。
权利要求
1.一种半导体集成电路，包括:经由通孔而彼此耦合的多个半导体芯片，其中，所述多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号，并且经由所述通孔来发送所述第一测试脉冲信号， 所述多个半导体芯片中的最上层的半导体芯片被配置为在与所述第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由所述通孔来发送所述第二测试脉冲信号，以及 所述多个半导体芯片被配置为响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生用于判定所述通孔是否有缺陷的测试结果信号。
2.如权利要求1所述的半导体集成电路，其中，所述最下层的半导体芯片包括: 发送/接收单元，所述发送/接收单元被配置为向所述通孔发送内部信号，或接收经由所述通孔传送的信号；以及 测试单元，所述测试单元被配置为在第一定时产生所述第一测试脉冲信号，以及响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号。
3.如权利要求2所述的半导体集成电路，其中，所述最下层的半导体芯片还包括: 测试控制信号发生单元，所述测试控制信号发生单元被配置为产生用于控制所述第一测试脉冲信号和所述测试结果信号的产生时序的第一测试控制信号至第三测试控制信号。
4.如权利要求3所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将电源电压的电平移位、并且激活所述测试结果信号； 脉冲发生器，所述脉冲发生器被配置为响应于所述第二测试控制信号而产生所述第一测试脉冲信号；以及 发送器/接收器，所述发送器/接收器被配置为在所述第二测试控制信号的激活持续时间向所述通孔发送所述第一测试脉冲信号，并且在所述第三测试控制信号的激活持续时间从所述通孔接收所述第二测试脉冲信号。
5.如权利要求4所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和第二触发器被配置为顺序地将所述电源电压的电平移位。
6.如权利要求3所述的半导体集成电路，其中，所述最上层的半导体芯片包括: 发送/接收单元，所述发送/接收单元被配置为向所述通孔发送内部信号，或接收经由所述通孔传送的信号；以及 测试单元，所述测试单元被配置为在第二时序产生所述第二测试脉冲信号，以及响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号。
7.如权利要求6所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将电源电压的电平移位、并且激活所述测试结果信号； 脉冲发生器，所述脉冲发生器被配置为响应于所述第三测试控制信号而产生所述第二测试脉冲信号；以及发送器/接收器，所述发送器/接收器被配置为在所述第二测试控制信号的激活持续时间从所述通孔接收所述第一测试脉冲信号，并且在所述第三测试控制信号的激活持续时间向所述通孔发送所述第二测试脉冲信号。
8.如权利要求7所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和所述第二触发器被配置用于顺序地将所述电源电压的电平移位。
9.如权利要求3所述的半导体集成电路，其中，除了所述最下层的半导体芯片和所述最上层的半导体芯片以外的其余的半导体芯片中的每个包括: 发送/接收单元，所述发送/接收单元被配置为向所述通孔发送内部信号，或接收经由所述通孔传送的信号；以及 测试单元，所述测试单元被配置为响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号。
10.如权利要求9所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将电源电压的电平移位、并且激活所述测试结果信号；以及 发送器/接收器，所述发送器/接收器被配置为在所述第一测试控制信号的激活持续时间从所述通孔接收所述第一测试脉冲信号和所述第二测试脉冲信号。
11.如权利要求10所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和所述第二触发器被配置用于顺序地将所述电源电压的电平移位。
12.—种半导体集成电路，包括:经由通孔而彼此耦合的多个半导体芯片，其中，所述多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号，并且经由所述通孔来发送所述第一测试脉冲信号， 所述多个半导体芯片中的最上层的半导体芯片被配置为在与所述第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由所述通孔来发送所述第二测试脉冲信号， 所述多个半导体芯片被配置为响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生用于判定所述通孔是否有缺陷的测试结果信号，并且响应于所述测试结果信号来改变与有缺陷的通孔耦合的信号路径以修复通孔。
13.如权利要求12所述的半导体集成电路，其中，所述最下层的半导体芯片包括: 发送/接收单元，所述发送/接收单元被配置为具有响应于选择信号而设定的信号路径，向所述通孔发送内部信号或接收经由所述通孔传送的信号； 测试单元，所述测试单元被配置为在第一定时产生所述第一测试脉冲信号，以及响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号；以及修复单元，所述修复单元被配置为响应于所述测试结果信号来改变所述选择信号。
14.如权利要求13所述的半导体集成电路，其中，所述最下层的半导体芯片还包括: 测试控制信号发生单元，所述测试控制信号发生单元被配置为产生用于控制所述第一测试脉冲信号和所述测试结果信号的产生时序的第一测试控制信号至第三测试控制信号。
15.如权利要求14所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将所述电源电压的电平移位、并且激活所述测试结果信号； 脉冲发生器，所述脉冲发生器被配置为响应于所述第二测试控制信号而产生所述第一测试脉冲信号；以及 发送器/接收器，所述发送器/接收器被配置为在所述第二测试控制信号的激活持续时间向所述通孔发送所述第一测试脉冲信号，并且在所述第三测试控制信号的激活持续时间从所述通孔接收所述第二测试脉冲信号。
16.如权利要求15所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和所述第二触发器被配置用于顺序地将所述电源电压的电平移位。
17.如权利要求14所述的半导体集成电路，其中，所述最上层的半导体芯片包括: 发送/接收单元，所述发送/接收单元被配置为具有响应于选择信号而设定的信号路径，向所述通孔发送内部信号或接收经由所述通孔传送的信号； 测试单元，所述测试单元被配置为在第二时序产生所述第二测试脉冲信号，以及响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号；以及修复单元，所述修复单元被配置为响应于所述测试结果信号来改变所述选择信号。
18.如权利要求14所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将电源电压的电平移位、并且激活所述测试结果信号； 脉冲发生器，所述脉冲发生器被配置为响应于所述第三测试控制信号而产生所述第二测试脉冲信号；以及 发送器/接收器，所述发送器/接收器被配置为在所述第二测试控制信号的激活持续时间从所述通孔接收所述第一测试脉冲信号，并且在所述第三测试控制信号的激活持续时间向所述通孔发送所述第二测试脉冲信号。
19.如权利要求18所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和所述第二触发器被配置用于顺序地将所述电源电压的电平移位。
20.如权利要求14所述的半导体集成电路，其中，除了所述最下层的半导体芯片和所述最上层的半导体芯片以外的其余的半导体芯片中的每个包括: 发送/接收单元，所述发送/接收单元被配置为具有响应于选择信号而设定的信号路径、向所述通孔发送内部信号或接收经由所述通孔传送的信号； 测试单元，所述测试单元被配置为响应于所述第一测试脉冲信号和所述第二测试脉冲信号而产生所述测试结果信号；以及 修复单元，所述修复单元被配置为响应于所述测试结果信号来改变所述选择信号。
21.如权利要求20所述的半导体集成电路，其中，所述测试单元包括: 移位逻辑 ，所述移位逻辑被配置为在所述第一测试控制信号的激活持续时间接收所述第一测试脉冲信号和所述第二测试脉冲信号作为时钟信号、将电源电压的电平移位、并且激活所述测试结果信号；以及 发送器/接收器，所述发送器/接收器被配置为在所述第一测试控制信号的激活持续时间从所述通孔接收所述第一测试脉冲信号和所述第二测试脉冲信号。
22.如权利要求21所述的半导体集成电路，其中，所述移位逻辑包括: 第一触发器和第二触发器，所述第一触发器和所述第二触发器被配置用于顺序地将所述电源电压的电平移位。
23.如权利要求14所述的半导体集成电路，其中，所述多个通孔包括用于传送所述第一测试控制信号至所述第三测试控制信号的多个专用通孔。
24.如权利要求12所述的半导体集成电路，其中，所述最下层的半导体芯片是主芯片。
25.如权利要求12所述的半导体集成电路，其中，除了所述最下层的半导体芯片以外的所有半导体芯片都是从芯·片。
全文摘要
本发明提供一种半导体集成电路，包括经由通孔而彼此耦合的多个半导体芯片，其中，多个半导体芯片中的最下层的半导体芯片被配置为产生第一测试脉冲信号并且经由通孔来发送第一测试脉冲信号，多个半导体芯片中的最上层的半导体芯片被配置为在与第一测试脉冲信号大体保持时间差的同时产生第二测试脉冲信号，并且经由通孔来发送第二测试脉冲信号，多个半导体芯片被配置为响应于第一测试脉冲信号和第二测试脉冲信号而产生用于判定通孔是否有缺陷的测试结果信号。
文档编号H01L21/66GK103248354SQ20121049068
公开日2013年8月14日 申请日期2012年11月27日 优先权日2012年2月14日
发明者丘泳埈 申请人:爱思开海力士有限公司