一种igbt及其制作方法
【专利摘要】本发明公开了一种IGBT及其制作方法，所述IGBT包括：位于所述半导体衬底上表面的栅极结构；位于所述半导体衬底上表面内的阱区、源区和浅阱区，其中，所述阱区内设置有源区，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同；位于所述阱区、浅阱区和源区表面上的源极；位于所述半导体下表面的背面结构，所述背面结构包括集电区。所述IGBT工作时，一部分空穴电流可以经过集电区-漂移区-阱区，流入源极，一部分空穴电流可以经过集电区-漂移区-浅阱区，流入源极。可见，所述浅阱区为IGBT提供了一个额外的电流通道对空穴电流进行分流，进而提高了IGBT的闩锁电流，增加IGBT抗闩锁能力。
【专利说明】一种IGBT及其制作方法
【技术领域】
[0001]本发明涉及半导体器件制作工艺【技术领域】，更具体地说，涉及一种IGBT及其制作方法。
【背景技术】
[0002]绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor,简称 IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的高速开关特性的优点，因此，IGBT作为一种必须的开关器件被广泛的应用在变频器和逆变器等电路结构中。
[0003]参考图1，图1为一种平面栅极结构的IGBT的结构示意图，包括:N型轻掺杂(N_)半导体衬底I ;位于N—半导体衬底I上表面的栅极结构以及源极结构；位于所述N—半导体衬底I下表面的P型重掺杂(P+)集电区4。
[0004]所述源极结构包括:位于所述N—半导体衬底I上表面内的P型阱区2 ;位于所述P型阱区2上表面内的N型重掺杂(N+)源区3。所述栅极结构包括:设置在所述N_半导体衬底I上表面的栅极G。所述P+集电区4下表面设置有集电极C。其中，所述N—半导体衬底I以及栅极G上方设置有电极层，所述电极层包括源极5。
[0005]理想情况下，N+源区3与P型阱区2构成的PN结应不导通。但是，实际上，上述IGBT在工作时，当空穴电流到达一定值时，IGBT导通后不能关断，出现闩锁效应，使IGBT出现闩锁效应的空穴电流为闩锁电流。现有的IGBT闩锁电流小，抗闩锁能力较弱。
【发明内容】
[0006]为解决上述技术问题，本发明提供一种IGBT及其制作方法，以解决IGBT闩锁电流小，抗闩锁能力较弱的问题。
[0007]为实现上述目的，本发明提供如下技术方案:
[0008]一种 IGBT，该 IGBT 包括:
[0009]半导体衬底；
[0010]位于所述半导体衬底上表面的栅极结构；
[0011]位于所述半导体衬底上表面内的阱区、源区和浅阱区，其中，所述阱区内设置有源区，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同；
[0012]位于所述阱区、浅阱区和源区表面上的源极；
[0013]位于所述半导体下表面的背面结构，所述背面结构包括集电区。
[0014]优选的，在上述IGBT中，所述栅极结构包括:第一子栅极以及第二子栅极，所述第一子栅极以及第二子栅极存在间隙。
[0015]优选的，在上述IGBT中，其特征在于，所述浅阱区的长度为0.5μπι-2μπι。[0016]优选的，在上述IGBT中，所述浅阱区深度为0.5 μ m-1.5 μ m。
[0017]优选的，在上述IGBT中，所述背面结构还包括:
[0018]位于所述集电区下表面的集电极。
[0019]优选的，所述背面还包括:位于所述集电区上表面的缓冲层，所述缓冲层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述半导体衬底的掺杂浓度。
[0020]本发明还提供了一种IGBT的制作方法，该方法包括:
[0021]提供一半导体衬底；
[0022]在所述半导体衬底上表面形成栅极结构；
[0023]在所述半导体衬底上表面内形成阱区、源区和浅阱区，其中，所述源区位于所述阱区表面内，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同；
[0024]在所述半导体下表面形成背面结构。
[0025]优选的，在上述方法中，所述浅阱区形成过程包括:
[0026]对所述半导体衬底进行离子注入，形成掺杂区；
[0027]经过退火，使所述掺杂区内的杂质离子扩散，形成设定宽度及深度的浅阱区。
[0028]优选的，在上述方法中，所述离子注入的注入剂量为1.0X1012cm_2-l.0X 1013cm_2。
[0029]优选的，在上述方法中，所述离子注入的注入能量大于零，且小于40keV。
[0030]优选的，在上述方法中，退火温度为800°C -1000°C。
[0031]从上述技术方案可以看出，本申请所述IGBT设置有与所述阱区掺杂类型相同的浅阱区，从而可在所述IGBT内形成一个空穴电流的辅助电流通道(集电区-漂移区-浅阱区)。所以，所述IGBT工作时，一部分空穴电流可以经过集电区-漂移区-阱区，流入源极，一部分空穴电流可以经过集电区-漂移区-浅阱区，流入源极。可见，所述浅阱区为IGBT提供了一个额外的电流通道对空穴电流进行分流，进而提高了 IGBT的闩锁电流，增加IGBT抗闩锁能力。
【专利附图】
【附图说明】
[0032]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1为现有技术中一种常见的IGBT的结构示意图；
[0034]图2为图1中所示IGBT的一个晶闸管的等效分析示意图；
[0035]图3为本发明实施例提供的一种IGBT的结构示意图；
[0036]图4为图3中所示IGBT的一个晶闸管的等效分析示意图；
[0037]图5为IGBT中电容分布示意图。
【具体实施方式】
[0038]正如【背景技术】所述，现有的IGBT闩锁电流小，抗闩锁能力较弱。[0039]参考图1，在图1中所示IGBT中，其N+源区3、P型阱区2、N_漂移区以及P+集电区4构成了一个寄生的NPNP晶闸管。所述NPNP晶闸管包括:NPN晶体管Ql (N+源区3-P型阱区2-N-漂移区)与PNP晶体管Q2 (P型阱区2-N_漂移区-P+集电区4)。IGBT存在三个PN结:N+源区3与P型阱区2之间的PN结J3，P型阱区2与N—漂移区之间的PN结J2，N—漂移区与P+集电区4之间的PN结J1。其中，所述漂移区是半导体衬底中不包括阱区、源区以及集电区的部分。
[0040]参考图2，图2为图1中所示IGBT的一个晶闸管的等效分析示意图。理想情况下，由N+源区3与P型阱区2构成的PN结J3应具有较小的电阻(电阻Rsp即为J3的等效电阻)，保证J3不导通。但是，实际上由于P型阱区2的掺杂浓度不高，导致电阻Rsp较大，当IGBT的空穴电流I (图2中箭头所示)经P型阱区2时，在横向上会形成如图2所示的电势差(VI >V2)。而N+源区3与P型阱区是短路的，即晶体管Ql的发射极以及基极短路，V2相当于发射极(N+源区)的电势，因此，当空穴电流I较大时，V1-V2的值会大于J3的阈值电压(一般仅为0.7V左右)，J3正向偏置并导通，此时，将会有电流流入N+源区3，从而导致栅极的开关作用失效，使IGBT脱离栅极控制，导通后不能关断，出现闩锁效应。
[0041]通过上述分析，出现闩锁效应的必要条件是晶体管Ql的增益系数与晶体管的增益系数Q2之和为1，即aQ1+aQ2=l，晶闸管导通。此时，晶体管Q2的基极(P型阱区)电流流经晶体管Q2放大后成为晶体管Ql的基极(N_漂移区)电流，该电流再经过晶体管Ql放大后回流到晶体管Ql的基极，如此循环形成正反馈，电流会增长很快，产生大量的热，严重时导致IGBT烧坏。
[0042]可见，晶体管Ql与晶体管Q2的增益系数可决定IGBT的抗H锁能力，所以，通过减小上述两晶体管的增益系数可以增加IGBT的抗闩锁能力。
[0043]由于晶体管Ql的增益系数减小会导致导通压降的增加，增加导通损耗。所以，一般是通过减小晶体管Q2的增益系数来改善IGBT的抗闩锁能力，如增加P阱区2以及N+源区3的掺杂浓度来降低J3的电阻，减小晶体管Q2的增益系数，进而提高器件的抗闩锁能力。
[0044]虽然增加P阱区2以及N+源区3的掺杂浓度来降低J3的电阻，可以减小晶体管Q2的增益系数，提高器件的抗闩锁能力，但是，这样会增加IGBT的阈值电压，使得IGBT的开
启变困难。
[0045]基于上述研究，本发明提供了一种IGBT，该IGBT包括:位于所述半导体衬底上表面的栅极结构；位于所述半导体衬底上表面内的阱区、源区和浅阱区，其中，所述阱区内设置有源区，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同；位于所述阱区、浅阱区和源区表面上的源极；位于所述半导体下表面的背面结构，所述背面结构包括集电区。
[0046]与上述IGBT相对应，本发明还提供了一种IGBT的制作方法，包括:提供一半导体衬底；在所述半导体衬底上表面形成栅极结构；在所述半导体衬底上表面内形成阱区、源区和浅阱区，其中，所述源区位于所述阱区表面内，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同；在所述阱区、浅阱区和源区表面形成源极；在所述半导体下表面形成背面结构，所述背面结构包括集电区。[0047]本发明所述技术方案在两阱区之间设置浅阱区，从而可在所述IGBT内形成一个空穴电流的辅助电流通道(集电区-漂移区-浅阱区)。所述辅助电流通道可对所述空穴电流进行分流，提高IGBT的闩锁电流，增加IGBT抗闩锁能力。同时，可通过设置所述浅阱区的掺杂浓度、深度以及长度调节所述辅助电流通道的分流能力。
[0048]进一步的，可通过设置所述栅极的结构减小栅漏电容，以降低IGBT的开关损耗。
[0049]以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0050]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0051]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及高度的三维空间尺寸。
[0052]基于上述思想，本申请实施例提供了一种IGBT，参考图3，所述IGBT包括:N_半导体衬底I ;设置在所述N—半导体衬底I表面的栅极结构；设置在所述半导体衬底I上表面内的P型阱区2以及P+浅阱区6 ;设置在所述P型阱区2表面内的N+源区3 ;设置在所述P型阱区2、P+浅阱区6以及N+源区3表面上的源极5 ;设置在所述半导体下表面的背面结构，所述背面结构包括P型集电区4。
[0053]其中，所述源极5分别与所述P型阱区2、P+浅阱区6以及N+源区3电接触。所述P型阱区2、N+源区3以及P+浅阱区6的上表面与所述半导体衬底I的上表面齐平，即所述P型阱区2的上表面、N+源区3的上表面、P+浅阱区6的上表面、半导体衬底I的上表面位
于同一平面。
[0054]所述背面结构还包括:设置在所述P+集电区4下表面的集电极C。
[0055]参考图4 (图4为图3中所示IGBT的一个NPNP晶闸管的等效分析示意图)，由图4中各电流流向可知，所述IGBT的空穴电流I中的一部分电流Ip2会经由所述P+浅阱区6汇集到上方的源极5，从而使得经由P型阱区2的电流Ipl变小。因此，所述浅阱区可以使得IGBT具有更大的闩锁电流I。
[0056]本实施例采用P+浅阱区，即P型重掺杂浅阱区。P+浅阱区的掺杂浓度大于IGBT的P型阱区的掺杂浓度。所以，P+浅阱区具有较浅的深度以及长度时即可实现较好的分流作用。优选的，所述P+浅阱区6的长度为0.5μπι-2μπι，深度为0.5 μ m-1.5 μ m。
[0057]N+源区3与P型阱区2之间的PN结J3正向偏置导通的电流In临界值为定值，只有电流Ipl足够大时，才会产生足够大的电压导致J3导通，使得有电流In注入N+源区3。而由于本实施例所述IGBT的P+浅阱区6的分流作用，使得空穴电流I中的一部分电流Ip2会经由所述P+浅阱区6汇集到上方的电极层，减小了电流Ipl，如要发生闩锁效应，需具较大的空穴电流I。因此，所述IGBT具有较大的闩锁电流，提高了抗闩锁能力。
[0058]所述栅极结构包括栅极以及位于所述栅极与所述衬底之间的栅氧化层。所述栅极可以包括一个栅极。[0059]为了降低栅极长度，优选的，本实施例所述栅极结构包括:第一子栅极Gl和第二子栅极G2，所述第一子栅极Gl和第二子栅极G2间存在间隙。上述结构的栅极结构相对于传统栅极结构降低了栅极的长度。而两子栅极间的间隔为栅极减小的长度，栅极长度的减小，降低了 IGBT的电容。
[0060]参考图5，IGBT的电容包括:栅源之间的电容Cgs，栅漏之间的电容Cgd，源漏之间的电各Cds。
[0061]栅源之间的电容Cgs表达式为:
[0062]Cgs = Cgs (λ,) + Cgs{P,
[0063]栅漏之间的电容Cgd表达式为:
[0064]I Cgd= I Cgd(ox)+1 Cgd(dep)
[0065]其中，Cgs(N+)栅极结构Gate (简称为栅极结构G)与N+源区交叠部分的电容，Cgs(P)为栅极结构G与P阱区交叠部分的电容，Cgs(M)为栅极结构G与电极层之间交的电容，这三个电容值均与器件本身的参数相关，主要取决于栅极G与半导体衬底之间的栅氧化层的厚度。Cgd(ox)为栅氧化层电容，Cgd(dep)为栅下N—漂移区的耗尽层电容，这两个电容值均与栅长度密切相关，通过减小栅极结构的长度能够减小栅漏之间的电容。至于源漏之间的电容Cds，为PN结电容，它的大小是由 器件在源漏之间所加的电压决定的。
[0066]一般采用输入电容Ciss、输出电容Ctjss和反馈电容C?s来表征IGBT的频率特性。所述输入电容Ciss、输出电容Ctjss和反馈电容c?s由上段中各电容构成，且会随着器件施加电压而变化。
[0067]其中，输入电容Ciss=Cgs+Cgd ;输出电容(；ss=Cds+Cgd ;反馈电容C_=Cgd。
[0068]开关时间与电容之间的关系式如下:
_9] td(on)=ClRg\u(\-VlhIVgs)
[0070]td(ojf) = CissRg Iniirth jVgs)
[0071]
[0072]tf =ClR^-VJVi,)
[0073]其中，td(m)是IGBT的开启延迟时间，td(()ff)是IGBT的关断延迟时间，&是IGBT开启时集电极电流值的上升时间，~是IGBT关断时集电极电流的下降时间。Rg是开关测试电路中器件外接栅电阻，Vth是IGBT的阈值电压，Vgs是外加栅源电压，Vgs是使得IGBT漏源电压下降为最大值的10%时的栅源电压。?ι是器件的输入电容不同时间段的表达形式，在td(on)矛口 td(0ff) 表达式中为Ciss=cgs+cgd，但是在tf和仁的表达式中却为Ciss=Cgs+(1+k)Cgd，原因是存在密勒效应。
[0074]从上述表达式可以看出，栅漏之间的电容对输入电容、输出电容和反馈电容均有影响，且栅漏之间的电容会随着栅长度的减小而减小，进而减小了开关时间，也就是减小了开关损耗。而本专利中所提到的新的IGBT结构正好可以减小栅的长度，从而该器件结构可以优化器件的开关特性。
[0075]在本申请的一个实施例中，IGBT的背面结构还包括:设置在所述集电区上表面的缓冲层。所述缓冲层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述半导体衬底的掺杂浓度。所述缓冲层可以提高器件的击穿电压。[0076]与图3所示实施例对应的，本申请实施例还提供了一种IGBT的制作方法，该方法包括步骤:
[0077]步骤S1:提供一 N_半导体衬底。
[0078]所述Pf半导体衬底为N型轻掺杂半导体衬底。所述Pf半导体衬底可以为单晶娃或多晶硅或是硅锗等制作的N型浅掺杂半导体衬底。
[0079]步骤S2:在所述N_半导体衬底上表面形成栅极结构。
[0080]对所述N_半导体衬底进行正面氧化，形成第一氧化层，在第一氧化层上沉积多晶硅层。对所述多晶硅层进行刻蚀，形成需要的栅极结构。在对所述多晶硅层进行刻蚀的同时刻蚀第一氧化层，仅保留栅极结构与所述半导体衬底之间的第一氧化层，栅极结构与所述半导体衬底之间保留的第一氧化层第一为栅氧化层。
[0081]优选的，本实施例所制备的栅极结构为双级栅极结构，所述栅极结构包括第一子栅极与第二子栅极，所述第一子栅极与第二子栅极间存在间隙。
[0082]步骤S3:在所述半导体衬底上表面内形成P型阱区，N+源区和P+浅阱区。
[0083]所述N+源区位于所述P型阱区表面内，所述P型阱区、N+源区以及P+浅阱区的上表面与所述N_半导体衬底的上表面齐平，所述P型阱区和P+浅阱区不接触且掺杂类型相同。
[0084]首先，采用P型离子注入形成P型阱区的注入区，通过推阱工艺使得该注入区内杂质离子扩散到需要的深度及宽度，形成设定宽度和深度的P型阱区。
[0085]优选的，所述注入离子可以为硼离子。所述推阱工艺的退火温度为1000°C-1200°c。然后，在所述P型阱区内形成N+源区的注入区。再对经过上述处理的半导体衬底上表面以及栅极结构的上表面进行氧化，形成第二氧化层，然后刻蚀所述第二氧化层，形成P+浅阱区注入窗口以及N+源区注入窗口。对所述P+浅阱区注入窗口进行P型离子注入，形成P+浅阱区的注入区，对所述N+源区注入窗口进行离子注入，形成N+源区的注入区。
[0086]再通过退火使得所述N+源区的注入区以及P+浅阱区的注入区内杂质离子扩散到需要的深度及宽度，形成N+源区以及P+浅阱区。
[0087]本实施例所述方法形成P+浅阱区，即P型重掺杂浅阱区。P+浅阱区的掺杂浓度大于IGBT的P型阱区的掺杂浓度。所以，P+浅阱区具有较浅的深度以及长度时即可实现较好的分流作用。
[0088]同时鉴于IGBT的源区位于阱区内，深度小于阱区的深度。在对所述第二氧化层进行刻蚀的同时即可形成浅阱区的注入窗口。且浅阱区的注入区以及源区的注入区可同时退火形成浅阱区和源区。在传统制造工艺上，仅多采用了一次离子注入即可形成本实施例所述IGBT的浅阱区，工艺简单。
[0089]优选的，在形成浅阱区的注入区时，采用硼离子的注入，以形成P+浅阱区，硼离子的注入剂量为1.0X IO12CnT2-L OX 1013cm_2。在上述注入剂量时，硼离子的注入的注入能量要大于O且小于40keV。浅阱区以及源区的退火温度为800°C-1000°C。此时，形成的P浅讲区的长度为0.5 μ m-2 μ m,其深度为0.5 μ m-1.5 μ m。
[0090]步骤S4:在所述P型阱区、P+浅阱区和源N+区表面形成源极。
[0091]经过上述步骤后，在所述P型阱区、P+浅阱区和源N+区表面形成第三氧化层。对所述第三氧化层进行刻蚀，形成连接通孔。然后在所述第三氧化层上沉积电极层。对所述电极层进行刻蚀，形成源极。所述源极可通过所述连接孔与源区、阱区以及浅阱区接触。优选的所述电极层为金属铝层。
[0092]步骤S5:在经过上述处理的N_半导体下表面形成背面结构。
[0093]所述背面结构包括P+集电区。可通过离子注入以及退火在所述N—半导体衬底下表面内形成P+集电区。
[0094]优选的，通过硼离子注入，在所述半导体衬底的下表面内形成P+集电区的注入区，再经过退火，形成一定深度的P+集电区。该退火温度为400°c -500°c。
[0095]所述IGBT的集电区下方还设置有集电极。可通过沉积工艺在所述集电区下方沉积一层金属铝作为集电极。
[0096]最终形成的IGBT的结构可参见图3所示，所述IGBT上述方法形成的IGBT具有双级栅极结构以及浅阱区结构，该IGBT具有较大的闩锁电流，抗闩锁能力强。且双级栅极结构降低了栅极的长度，进而减小了栅漏电容。而栅漏电容的减小降低了器件的开关损耗，提高了器件的综合性能。
[0097]为了增加IGBT的击穿电压，可在形成背面结构的时候，首先对所述N—半导体衬底下表面进行N型离子注入并退火，形成N+缓冲层。然后在对所述N—半导体衬底下表面进行P型离子注入形成P+集电区。
[0098]本申请所述轻掺杂、重掺杂为表示掺杂浓度大小的一个相对标记，对于掺杂浓度， < N < N' P < P+。
[0099]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种IGBT，其特征在于，包括: 半导体衬底； 位于所述半导体衬底上表面的栅极结构； 位于所述半导体衬底上表面内的阱区、源区和浅阱区，其中，所述阱区内设置有源区，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同； 位于所述阱区、浅阱区和源区表面上的源极； 位于所述半导体下表面的背面结构，所述背面结构包括集电区。
2.根据权利要求1所述的IGBT，其特征在于，所述栅极结构包括:第一子栅极以及第二子栅极，所述第一子栅极以及第二子栅极存在间隙。
3.根据权利要求1所述的IGBT，其特征在于，所述浅阱区的长度为0.5μπι-2μπι。
4.根据权利要求3所述的IGBT，其特征在于，所述浅阱区深度为0.5 μ m-1.5 μ m。
5.根据权利要求1所述的IGBT，其特征在于，所述背面结构还包括: 位于所述集电区下表面的集电极。
6.根据权利要求5所述的IGBT，其特征在于，所述背面还包括:位于所述集电区上表面的缓冲层，所述缓冲层的掺杂类型与所述半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述半导体衬底的掺杂浓度。
7.—种IGBT的制作方法，其特征在于，包括: 提供一半导体衬底； 在所述半导体衬底上表面形成栅极结构； 在所述半导体衬底上表面内形成阱区、源区和浅阱区，其中，所述源区位于所述阱区表面内，所述阱区、源区以及浅阱区的上表面与所述半导体衬底的上表面齐平，所述阱区和所述浅阱区不接触且掺杂类型相同； 在所述阱区、浅阱区和源区表面形成源极； 在所述半导体下表面形成背面结构，所述背面结构包括集电区。
8.根据权利要求7所述的方法，其特征在于，所述浅阱区形成过程包括: 对所述半导体衬底进行离子注入，形成掺杂区； 经过退火，使所述掺杂区内的杂质离子扩散，形成设定宽度及深度的浅阱区。
9.根据权利要求8所述的方法，其特征在于，所述离子注入的注入剂量为1.0X IO12Cm 2-1.0 X IO13Cm 2。
10.根据权利要求9所述的方法，其特征在于，所述离子注入的注入能量大于零，且小于 40keVo
11.根据权利要求8所述的方法，其特征在于，退火温度为800°C-1000°C。
【文档编号】H01L21/331GK103872111SQ201210530076
【公开日】2014年6月18日 申请日期:2012年12月10日 优先权日:2012年12月10日
【发明者】谈景飞, 朱阳军, 胡爱斌, 张文亮, 王波 申请人:上海联星电子有限公司, 中国科学院微电子研究所, 江苏中科君芯科技有限公司